先进的信息
C9850
高性能奔腾
三，时钟发生器
产品特点
四个差分时钟主机
两个3V MREF单端的DRCG
四3V ， 66 MHz的时钟
十3V ， 33 MHz的PCI时钟
两个48 MHz的时钟
两个14.318 MHz参考时钟
对于差分摆幅控制，测试选择逻辑
模式，高阻，掉电，扩频和
频率选择
外部电阻CPU电流参考
56引脚SSOP和TSSOP封装
产品说明
该设备是一种先进的高性能单
高端的Pentium III的设计方案时钟解决方案
使用Rambus内存的系统架构。它
提供所有的系统主板上的时钟
支持CPU，内存和外设所需
设备。包括在频数分布表的具体
+ 5 ％的保证金的测试频率，以协助设计师
验证足够的定时余量的设计。所有
CPU （主机）时钟恭敬和符合英特尔
指定的定时要求。
频率选择表
SEL 100/133
0
0
0
0
1
1
1
1
拉美经济体系
0
0
1
1
0
0
1
1
SELB
0
1
0
1
0
1
0
1
的CPU （1 ：4），
CPU＃ （ 1:4）
100兆赫
105兆赫
200兆赫
高Z
133.3兆赫
126.7兆赫
200兆赫
XIN/2
3VMRef/
3VMRef_b
50兆赫
52.5兆赫
50兆赫
高Z
66.7兆赫
63.3兆赫
66.7兆赫
XIN/4
3V66
(0:3)
66.7兆赫
70.0兆赫
66.7兆赫
高Z
66.7兆赫
63.3兆赫
66.7兆赫
XIN/4
PCI （ 0 ： 9 ）
33.3兆赫
35.0兆赫
33.3兆赫
高Z
33.3兆赫
31.7兆赫
33.3兆赫
XIN/8
48 M (0:1)
48兆赫
48兆赫
48兆赫
高Z
48兆赫
48兆赫
48兆赫
XIN/2
REF （1： 2）
14.318兆赫
14.318兆赫
14.318兆赫
高Z
14.318兆赫
14.318兆赫
14.318兆赫
XIN
框图
Sel1
XIN
XOUT
VDDR
Ref1/MultSel0
Ref2/MultSel1
Sel2
VSSR
3VMRef
3VMRef_b
SPREAD ＃
SEL100/133
PWRDWN ＃
引脚配置
VSSR
Ref1/MultSel0
Ref2/MultSel1
VDDR
XIN
XOUT
VSSP
PCI0
PCI1
VDDP
PCI2
PCI3
VSSP
PCI4
PCI5
VDDP
PCI6
PCI7
VSSP
PCI8
PCI9
VDDP
SEL100/133
VSSU
48M0/SelA
48M1/SelB
VDDU
PWRDWN ＃
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDM
3VMRef
3VMRef_b
VSSM
SPREAD ＃
CPU1
CPU1#
VDDC
CPU2
CPU2#
VSSC
CPU3
CPU3#
VDDC
CPU4
CPU4#
VSSC
I_REF
VDD
VSS
VDD
3V66_0
3V66_1
VSS
VSSL
3V66_2
3V66_3
VDDL
OSC
VCO1
I_REF
VDDC
的CPU （1： 4）
CPU＃ （ 1:4）
VSSC
VDDL
3V66(0:3)
VSSL
VDDP
PCI （ 0 ： 9 ）
VSSP
VCO2
拉美经济体系/ B
2
VDDU
48M （ 0 ： 1 ） / SEL （A ： B）
VSSU
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三，时钟发生器
引脚说明
PIN号
55
54
52*
51
50
48
47
45
44
42
41
39
35, 34,
31, 30
28*
引脚名称
3VMRef
3VMRef_b
SPREAD ＃
CPU1
CPU1#
CPU2
CPU2#
CPU3
CPU3#
CPU4
CPU4#
I_REF
3V66 (0:3)
PWRDWN ＃
I / O
O
O
I
O
O
O
O
描述
3V引用的内存时钟驱动器。它是同步的CPU时钟。见表1，页
1蔓延的选择。
3V参考存储器时钟驱动器（180°异相的3VMref ） 。
调用的鉴别寄主时钟扩频功能。 MREF / MRef_b
时钟， 66 MHz的时钟和33 MHz的PCI时钟。低电平有效。
o
CPU时钟对。这两个时钟180的相位彼此。请参阅表
第1页本数据手册的频率选择。
CPU时钟对。这两个差分时钟180的相位彼此。看
表页数据表中的频率选择1对。
CPU时钟对。这两个差分时钟180的相位彼此。看
表页数据表中的频率选择1对。
CPU时钟对。这两个差分时钟180的相位彼此。看
表页数据表中的频率选择1对。
该引脚为参考电流输入用于CPU对。该引脚需要一个固定的精度
电阻器连接到地，以便建立相应的电流。见页。 9 。
66.67 MHz的3.3伏输出。这些时钟是差到CPU时钟。
调用掉电模式。低电平有效。将所有的时钟低。
o
o
o
O
I
25*
26*
23*
21, 20,
18, 17,
15, 14,
12, 11, 9,
8
6
5
48 M0 /拉美经济体系
48 M1 /泽尔布
SEL100/133
PCI （ 0 ： 9 ）
I
O
拉美经济体系和SELB输入检测到上电，然后先在内部锁存
被用于3V 48 MHz的时钟输出引脚。
CPU频率选择引脚。请参阅下表页数据表中的频率进行1对
选择。
3.3V 33 MHz的PCI输出时钟。请参阅下表页本数据手册的1
频率的选择。
XOUT
XIN
O
I
14.318 MHz的晶振输出。
14.318 MHz的晶振输入。
2
3
56
53
49
46
38, 36
37, 33
29
32
ref1用/ MultSel （0）
ref2用/ MultSel （1）
VDDM
VSSM
VDDC
VSSC
VDD
VSS
VDDL
VSSL
I
P
P
P
P
P
P
P
P
MultSel0和MultSel1输入被检测到上电，然后在内部
锁存之前的销被用于3V 14.318 MHz的时钟输出。他们SEL
I_REF值，请参阅第。 9 。
电源引脚推荐3 Vmref和3Vmref_b专门使用。
接地引脚建议3Vmref和3Vmref_b专门使用。
电源引脚建议CPU / CPU ＃致力于使用。
接地引脚建议CPU / CPU ＃致力于使用。
电源引脚推荐的专用内核使用。
接地引脚推荐的专用内核使用。
推荐3V66使用专用的电源引脚。
接地引脚建议3V66专用使用。
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第19 2
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引脚说明（续）
PIN号
引脚名称
I / O说明
27
VDDU
P
电源引脚推荐48 MHz的专用应用。
24
VSSU
P
接地引脚推荐使用48 MHz的专用应用。
22, 16, 10
VDDP
P
推荐PCI使用专用电源引脚。
19, 13, 7
VSSP
P
推荐PCI使用专用接地引脚。
4
VDDR
P
电源引脚建议参考时钟和XTAL专门使用。
1
VSSR
P
接地引脚建议参考时钟和XTAL专门使用。
注：遵循与astirik （ * ）的所有引脚数包含内部上拉电阻。这些内部器件
足以保证一个逻辑1将在内部没有外部电路的感测连接。
电源双向引脚
上电条件：
引脚2,3 ，25，和26是加电的双向销和用于不同的功能，在该装置中（参见引脚
的说明中，第2页） 。在上电期间，这些引脚处于输入模式（见图2所示） ，因此，它们被认为是
输入选择引脚在IC内部。经过时间的沉淀，在选择数据锁存到内部控制寄存器和
这些引脚变为切换时钟输出。
电源
坡道
Ref1/MultSel0
Ref2/MultSel1
48M0/SelA
48M1/SelB
VDD轨
高阻输入量
-
触发输出
选择的数据被锁存到寄存器中，然后引脚变成时钟输出信号。
图。 1
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第19 3
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三，时钟发生器
魁梧电阻选项与内部销
引体向上：
上电双向引脚有一个较大的值上拉
向上每（ 250KΩ ），因此，选择“1”是
默认情况下。如果系统使用一个缓慢的电源（在
3毫秒的稳定时间），则
建议
使用一个
外部上拉（ RUP ） ，以确保高
选择。在这种情况下，设计者可以选择其中一个
两种配置，参见图图2A和图2B 。
图。 2A表示额外的上拉电阻50KΩ
从销到电力线，其允许在连接
更快的拉至高电平。
如果选择“0”时是需要的，则跳线放置在
JP1为5KΩ电阻器来实现，如图
图2A 。请注意，选择电阻（ RUP和
RDN）被放置在阻尼电阻之前（RD ）
关闭到销。
图。 2B表示连接到一个单个电阻10KΩ
3路跳线， JP2 。当一个“1”的选择是需要的，一个
跳线放置leads1和3之间时为“0”
选择所需，跳线放置引线间
1和2 。
IMI C9850
双向
VDD
RUP
50K
Rd
负载
JP1
跨接器
Fig.2A
RDN
5K
VDD
JP2
3路跳线
IMI C9850
双向
RSEL
10K
Rd
负载
Fig.2B
最大额定值
1
最大输入电压：
最大输入电压：
存储温度：
工作温度：
最高ESD保护
最大电源：
VSS - 0.5V
VDD + 0.7V
-65 ° C至+ 150°C
0 ° C至+ 85°C
2000V
5.5V
该器件包含电路，以保护输入
不受损坏，由于高静电压或电
场;然而，应采取预防措施，以避免
应用高于最大值的任何电压的
额定电压至该电路。为了正常工作，输入电压
和Vout的应被约束的范围内
VSS< （VIN或Vout）外部<VDD
未使用的输入必须始终连接到一个适当的
逻辑电压电平（ VSS或VDD）的
1
注意事项： 1.任何输入或I电压/ O不能超过
在上电期间的电源引脚。电源排序是
不是必需的。
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三，时钟发生器
DC参数
特征
电源电压
输入高电压
输入低电压
输入漏电流
三态泄漏电流
输入低电平电流（ @Vin =
VSS ）
输入高电流（ @Vin =
VDD ）
动态电源电流
符号
VDD3
Vih3
Vil3
IIL
IOZ
IIL
IIH
国际直拨电话
-
-
民
3.135
2.0
VSS - 0.3
-5
-
-66
-
典型值
最大
3.465
VDD +0.3
0.8
+5
±10
-5
5
250
单位
V
V
V
A
A
A
A
mA
在475Ω电流基准
糊涂人= * Iref的， CPU = 133MHz的，
MSEL0 = 0， MSEL1 = 1
PWRDWN ＃引脚为低电平
除XIN和XOUT
目前这两个引脚之间
5和6接地。
从稳定的3.3V电源
供应量。
对于具有内部上拉销
电阻，注3
注1
注1
0℃， V
in
＆ LT ; V
DD
条件
掉电电流（ VDD ）
输入引脚电容
晶振引脚电容
水晶直流偏置电压
水晶启动时间
国际直拨电话
PD
CIN
Cxtal
V
BIAS
TXS
-
34
0.3Vdd
-
-
36
Vdd/2
-
60
5
38
0.7Vdd
40
mA
pF
pF
V
S
o
环境温度
Ta
0
70
C
没有空气流动
笔记
1.所有投入使用的是3.3V供电时指定。
2.虽然内部上拉电阻，具有250K的典型值，该值可能200K和500K之间变化。
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第19 5
QQ：2881677436 复制
