高速3.3V 16K ×36
同步PIPELINED
双口静态RAM
3.3V或2.5V接口
产品特点：
x
x
IDT70V3569S
x
x
x
x
真正的双端口存储器单元，可同步
相同的内存位置的访问
高速时钟对数据的访问
- 商业： 4.2 / 5 / 6ns的（最大）
- 工业： 5 / 6ns的（最大）
流水线输出模式
计数器使能和复位功能
双芯片能够允许深度扩展，而不
附加逻辑
在两个端口全同步操作
- 7.5ns周期， 133MHz的运行（ 9.6 Gbps的带宽）
- 快速4.2ns的时钟到数据输出
- 1.8ns设置时钟和0.7ns持有的所有控制，数据和
x
x
x
x
x
地址输入@ 133MHz的
- 数据输入，地址，字节使能和控制寄存器
- 自定时写允许快速循环时间
对于复用总线和总线独立控制字节
匹配的兼容性
LVTTL-兼容，采用3.3V单电源（ ± 150mV的）电源供应
CORE
LVTTL-兼容，可选择的3.3V （ ± 150mV的） /2.5V （ ± 125mV ）
每个端口上的电源为I / O和控制信号
工业级温度范围（-40 ° C至+ 85°C ）是
可供选择的速度
可在一个208引脚塑料四方扁平封装（ PQFP ）
208球细间距球栅阵列，以及256引脚球
栅格阵列
功能框图
BE
3L
BE
3R
BE
2L
BE
1L
BE
0L
BE
2R
BE
1R
BE
0R
读/写
L
B
W
0
L
B
W
1
L
B
W
2
L
B B
WW
3 3
L R
BB
WW
2 1
RR
B
W
0
R
读/写
R
CE
0L
CE
1L
CE
0R
CE
1R
OE
L
Dout0-8_L
Dout9-17_L
Dout18-26_L
Dout27-35_L
Dout0-8_R
Dout9-17_R
Dout18-26_R
Dout27-35_R
OE
R
16K ×36
内存
ARRAY
I / O
0L
- I / O
35L
Din_L
Din_R
I / O
0R
- I / O
35R
CLK
L
A
13L
A
0L
CNTRST
L
ADS
L
CNTEN
L
CLK
R
,
计数器/
地址
注册。
A
13R
ADDR_L
ADDR_R
计数器/
地址
注册。
A
0R
CNTRST
R
ADS
R
CNTEN
R
4831 TBL 01
2001年4月
1
2001集成设备技术有限公司
DSC八分之四千八百三十一
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
描述：
该IDT70V3569是一个高速16K ×36位的同步双端口
内存。存储器阵列采用双端口存储器单元，以允许
从两个端口的任何地址同时访问。对控制寄存器，
数据和地址输入端提供最小的建立和保持时间。时机
由这种方法所提供的纬度允许系统被设计成具有很
短的循环时间。与输入数据寄存器， IDT70V3569一直
对于具有单向或双向数据流应用进行了优化
在阵阵。自动断电功能，通过控制
CE
0
和CE
1,
允许执行片上的电路的每个端口的输入非常低的待机功耗
模式。
该70V3569可以支持3.3V的工作电压或
2.5V在一个或两个端口，可控的OPT引脚。电源
供应该装置的核心（Ⅴ
DD
）保持在3.3V 。
引脚配置
(1,2,3,4)
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
IO
19L
IO
18L
B1
B2
V
SS
B3
NC
B4
NC
B5
NC
B6
A
12L
B7
A
8L
B8
BE
1L
B9
V
DD
B10
CLK
L
CNTEN
L
A
4L
B11
B12
B13
A
0L
B14
选择
L
I / O
17L
B15
B16
V
SS
B17
I / O
20R
C1
V
SS
I / O
18R
C2
C3
V
SS
C4
NC
C5
A
13L
C6
A
9L
C7
BE
2L
C8
CE
0L
C9
V
SS
C10
ADS
L
C11
A
5L
C12
A
1L
C13
V
SS
C14
V
DDQR
I / O
16L
I / O
15R
C15
C16
C17
V
DDQL
I / O
19R
V
DDQR
V
DD
D1
D2
D3
D4
NC
D5
NC
D6
A
10L
D7
BE
3L
D8
CE
1L
D9
V
SS
D10
R/
W
L
D11
A
6L
D12
A
2L
D13
V
DD
I / O
16R
I / O
15L
D14
D15
D16
V
SS
D17
I / O
22L
E1
V
SS
E2
I / O
21L
I / O
20L
E3
E4
NC
A
11L
A
7L
BE
0L
V
DD
OE
L
CNTRST
L
A
3L
V
DD
I / O
17R
V
DDQL
I / O
14L
I / O
14R
E14
E15
E16
E17
I / O
23L
F1
I / O
22R
F2
V
DDQR
F3
I / O
21R
F4
I / O
12L
F14
I / O
13R
F15
V
SS
F16
I / O
13L
F17
V
DDQL
I / O
23R
I / O
24L
G1
G2
G3
V
SS
G4
V
SS
G14
I / O
12R
I / O
11L
V
DDQR
G15
G16
G17
I / O
26L
H1
V
SS
H2
I / O
25L
I / O
24R
H3
H4
I / O
9L
V
DDQL
I / O
10L
I / O
11R
V
DD
J1
I / O
26R
V
DDQR
I / O
25R
J2
J3
J4
70V3569BF
BF-208
(5)
208引脚FPBGA
顶视图
(6)
H14
H15
H16
H17
V
DD
J14
IO
9R
J15
V
SS
J16
I / O
10R
J17
V
DDQL
K1
V
DD
K2
V
SS
K3
V
SS
K4
V
SS
K14
V
DD
K15
V
SS
V
DDQR
K16
K17
I / O
28R
L1
V
SS
L2
I / O
27R
L3
V
SS
L4
I / O
7R
V
DDQL
I / O
8R
L14
L15
L16
V
SS
L17
I / O
29R
I / O
28L
V
DDQR
I / O
27L
M1
M2
M3
M4
I / O
6R
M14
I / O
7L
M15
V
SS
M16
I / O
8L
M17
V
DDQL
I / O
29L
I / O
30R
N1
N2
N3
V
SS
N4
V
SS
N14
I / O
6L
I / O
5R
V
DDQR
N15
N16
N17
I / O
31L
P1
V
SS
I / O
31R
I / O
30L
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
I / O
3R
V
DDQL
I / O
4R
P14
P15
P16
I / O
5L
P17
I / O
32R
I / O
32L
V
DDQR
I / O
35R
R1
R2
R3
R4
NC
R5
NC
R6
A
12R
R7
A
8R
R8
BE
1R
R9
V
DD
R10
CLK
R
CNTEN
R
A
4R
R11
R12
R13
I / O
2L
R14
I / O
3L
R15
V
SS
R16
I / O
4L
R17
V
SS
T1
I / O
33L
I / O
34R
T2
T3
NC
T4
NC
T5
A
13R
T6
A
9R
T7
BE
2R
CE
0R
T8
T9
V
SS
T10
ADS
R
T11
A
5R
T12
A
1R
T13
V
SS
T14
V
DDQL
I / O
1R
V
DDQR
T15
T16
T17
I / O
33R
U1
I / O
34L
V
DDQL
V
SS
U2
U3
U4
NC
U5
NC
U6
A
10R
U7
BE
3R
U8
CE
1R
U9
V
SS
U10
R/
W
R
A
6R
U12
A
2R
U13
V
SS
U14
I / O
0R
U15
V
SS
U16
I / O
2R
U17
V
SS
I / O
35L
V
DD
NC
NC
A
11R
A
7R
BE
0R
V
DD
OE
R
A
3R
A
0R
V
DD
选择
R
I / O
0L
I / O
1L
,
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为仅为15mm×仅为15mm× 1.4毫米，与球间距为0.8mm 。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
4831 DRW 02C
6.42
2
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
70V3569BC
BC-256
(5)
256引脚BGA
顶视图
(6)
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
NC
B1
NC
B2
NC
B3
NC
B4
NC
B5
A
11L
B6
A
8L
B7
BE
2L
B8
CE
1L
B9
OE
L
CNTEN
L
B10
B11
A
5L
B12
A
2L
B13
A
0L
B14
NC
B15
NC
B16
I / O
18L
C1
NC
C2
NC
C3
NC
C4
NC
C5
A
12L
C6
A
9L
C7
BE
3L
C8
CE
0L
读/写
L
CNTRST
L
C9
C10
C11
A
4L
C12
A
1L
C13
V
DD
C14
I / O
17L
C15
NC
C16
I / O
18R
I / O
19L
D1
D2
V
SS
D3
NC
D4
A
13L
D5
A
10L
D6
A
7L
D7
BE
1L
D8
BE
0L
CLK
L
ADS
L
D9
D10
D11
A
6L
D12
A
3L
D13
选择
L
I / O
17R
I / O
16L
D14
D15
D16
I / O
20R
I / O
19R
I / O
20L
E1
E2
E3
V
DD
E4
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DD
I / O
15R
I / O
15L
I / O
16R
E5
E6
E7
E8
E9
E10
E11
E12
E13
E14
E15
E16
I / O
21R
I / O
21L
I / O
22L
V
DDQL
F1
F2
F3
F4
V
DD
F5
V
DD
F6
V
SS
F7
V
SS
F8
V
SS
F9
V
SS
F10
V
DD
F11
V
DD
V
DDQR
I / O
13L
I / O
14L
I / O
14R
F12
F13
F14
F15
F16
I / O
23L
I / O
22R
I / O
23R
V
DDQL
G1
G2
G3
G4
V
DD
G5
V
SS
G6
V
SS
G7
V
SS
G8
V
SS
G9
V
SS
G10
V
SS
G11
V
DD
V
DDQR
I / O
12R
I / O
13R
I / O
12L
G12
G13
G14
G15
G16
I / O
24R
I / O
24L
I / O
25L
V
DDQR
H1
H2
H3
H4
V
SS
H5
V
SS
H6
V
SS
H7
V
SS
H8
V
SS
H9
V
SS
H10
V
SS
H11
V
SS
H12
V
DDQL
I / O
10L
I / O
11L
I / O
11R
H13
H14
H15
H16
I / O
26L
I / O
25R
I / O
26R
V
DDQR
V
SS
J1
J2
J3
J4
J5
V
SS
J6
V
SS
J7
V
SS
J8
V
SS
J9
V
SS
J10
V
SS
J11
V
SS
J12
V
DDQL
I / O
9R
J13
J14
IO
9L
I / O
10R
J15
J16
I / O
27L
I / O
28R
I / O
27R
V
DDQL
K1
K2
K3
K4
V
SS
K5
V
SS
K6
V
SS
K7
V
SS
K8
V
SS
K9
V
SS
K10
V
SS
K11
V
SS
K12
V
DDQR
I / O
8R
I / O
7R
K13
K14
K15
I / O
8L
K16
I / O
29R
I / O
29L
I / O
28L
V
DDQL
L1
L2
L3
L4
V
SS
L5
V
SS
L6
V
SS
L7
V
SS
L8
V
SS
L9
V
SS
L10
V
SS
L11
V
SS
L12
V
DDQR
I / O
6R
L13
L14
I / O
6L
L15
I / O
7L
L16
I / O
30L
I / O
31R
I / O
30R
V
DDQR
M1
M2
M3
M4
V
DD
M5
V
SS
M6
V
SS
M7
V
SS
M8
V
SS
M9
V
SS
M10
V
SS
M11
V
DD
M12
V
DDQL
I / O
5L
M13
M14
I / O
4R
I / O
5R
M15
M16
I / O
32R
I / O
32L
I / O
31L
V
DDQR
N1
N2
N3
N4
V
DD
N5
V
DD
N6
V
SS
N7
V
SS
N8
V
SS
N9
V
SS
N10
V
DD
N11
V
DD
N12
V
DDQL
I / O
3R
N13
N14
I / O
3L
N15
I / O
4L
N16
I / O
33L
I / O
34R
I / O
33R
P1
P2
P3
V
DD
P4
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
P5
P6
P7
P8
P9
P10
P11
P12
V
DD
P13
I / O
2L
P14
I / O
1R
I / O
2R
P15
P16
I / O
35R
I / O
34L
R1
R2
NC
R3
NC
R4
A
13R
R5
A
10R
R6
A
7R
R7
BE
1R
BE
0R
CLK
R
ADS
R
R8
R9
R10
R11
A
6R
R12
A
3R
R13
I / O
0L
I / O
0R
R14
R15
I / O
1L
R16
I / O
35L
T1
NC
T2
NC
T3
NC
T4
NC
T5
A
12R
T6
A
9R
T7
BE
3R
CE
0R
读/写
R
CNTRST
R
T8
T9
T10
T11
A
4R
T12
A
1R
T13
选择
R
T14
NC
T15
NC
T16
,
NC
NC
NC
NC
NC
A
11R
A
8R
BE
2R
CE
1R
OE
R
CNTEN
R
A
5R
A
2R
A
0R
NC
NC
4831 DRW 02D
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为17毫米x17毫米X 1.4毫米，用1.0毫米间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
,
6.42
3
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
V
SS
V
DDQR
I / O
18R
I / O
18L
V
SS
V
DD
V
SS
NC
NC
NC
NC
NC
NC
NC
A
13L
A
12L
A
11L
A
10L
A
9L
A
8L
A
7L
BE
3L
BE
2L
BE
1L
BE
0L
CE
1L
CE
0L
V
DD
V
DD
V
SS
V
SS
CLK
L
OE
L
读/写
L
ADS
L
CNTEN
L
CNTRST
L
A
6L
A
5L
A
4L
A
3L
A
2L
A
1L
A
0L
V
DD
V
DD
V
SS
选择
L
I / O
17L
I / O
17R
V
DDQR
V
SS
208
207
206
205
204
203
202
201
200
199
198
197
196
195
194
193
192
191
190
189
188
187
186
185
184
183
182
181
180
179
178
177
176
175
174
173
172
171
170
169
168
167
166
165
164
163
162
161
160
159
158
157
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
I / O
19L
I / O
19R
I / O
20L
I / O
20R
V
DDQL
V
SS
I / O
21L
I / O
21R
I / O
22L
I / O
22R
V
DDQR
V
SS
I / O
23L
I / O
23R
I / O
24L
I / O
24R
V
DDQL
V
SS
I / O
25L
I / O
25R
I / O
26L
I / O
26R
V
DDQR
V
SS
V
DD
V
DD
V
SS
V
SS
V
DDQL
V
SS
I / O
27R
I / O
27L
I / O
28R
I / O
28L
V
DDQR
V
SS
I / O
29R
I / O
29L
I / O
30R
I / O
30L
V
DDQL
V
SS
I / O
31R
I / O
31L
I / O
32R
I / O
32L
V
DDQR
V
SS
I / O
33R
I / O
33L
I / O
34R
I / O
34L
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
70V3569DR
DR-208
(5)
208引脚PQFP
顶视图
(6)
156
155
154
153
152
151
150
149
148
147
146
145
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
I / O
16L
I / O
16R
I / O
15L
I / O
15R
V
SS
V
DDQL
I / O
14L
I / O
14R
I / O
13L
I / O
13R
V
SS
V
DDQR
I / O
12L
I / O
12R
I / O
11L
I / O
11R
V
SS
V
DDQL
I / O
10L
I / O
10R
I / O
9L
I / O
9R
V
SS
V
DDQR
V
DD
V
DD
V
SS
V
SS
V
SS
V
DDQL
I / O
8R
I / O
8L
I / O
7R
I / O
7L
V
SS
V
DDQR
I / O
6R
I / O
6L
I / O
5R
I / O
5L
V
SS
V
DDQL
I / O
4R
I / O
4L
I / O
3R
I / O
3L
V
SS
V
DDQR
I / O
2R
I / O
2L
I / O
1R
I / O
1L
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为28毫米X 28毫米X 3.5毫米。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
V
SS
V
DDQL
I / O
35R
I / O
35L
V
DD
V
SS
NC
NC
NC
NC
NC
NC
NC
NC
A
13R
A
12R
A
11R
A
10R
A
9R
A
8R
A
7R
BE
3R
BE
2R
BE
1R
BE
0R
CE
1R
CE
0R
V
DD
V
DD
V
SS
V
SS
CLK
R
OE
R
读/写
R
ADS
R
CNTEN
R
CNTRST
R
A
6R
A
5R
A
4R
A
3R
A
2R
A
1R
A
0R
V
DD
V
SS
V
SS
选择
R
I / O
0L
I / O
0R
V
DDQL
V
SS
4831 DRW 02A
6.42
4
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
引脚名称
左侧端口
CE
0L
,
CE
1L
读/写
L
OE
L
A
0L
- A
13L
I / O
0L
- I / O
35L
CLK
L
ADS
L
CNTEN
L
CNTRST
L
BE
0L
-
BE
3L
V
DDQL
选择
L
V
DD
V
SS
正确的端口
CE
0R
,
CE
1R
读/写
R
OE
R
A
0R
- A
13R
I / O
0R
- I / O
35R
CLK
R
ADS
R
CNTEN
R
CNTRST
R
BE
0R
-
BE
3R
V
DDQR
选择
R
芯片使
读/写使能
OUTPUT ENABLE
地址
数据输入/输出
时钟
地址选通启用
柜台启用
计数器复位
字节允许（ 9位字节）
电源（ I / O总线）
（ 3.3V或2.5V ）
(1)
选项供选择V
DDQX
(1,2)
动力
(3.3V)
(1)
地
(0V)
4831 TBL 01
名字
注意事项：
1. V
DD
， OPT
X
和V
DDQX
必须先设置为合适的工作水平
施加在I / O和控制该端口的输入。
2. OPT
X
选择工作电压电平为在该端口上的输入/输出和控制。
如果OPT
X
设置为VIH （ 3.3V ） ，那么该端口的I / O和控制将工作在3.3V
水平和V
DDQX
必须在3.3V供电。如果OPT
X
被设置为VIL （0V ），则该
端口的I / O和控制将在2.5V的水平和V操作
DDQX
必须提供
在2.5V 。在OPT管脚是相互独立的另一个，两个端口可以操作
在3.3V的水平，既可以在2.5V电平工作，或一方可工作在3.3V
与其他在2.5V 。
真值表我??读/写使能控制
(1,2,3,4)
OE
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
CE
0
H
X
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
CE
1
X
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
BE
3
X
X
H
H
H
H
L
H
L
L
H
H
H
L
H
L
L
L
BE
2
X
X
H
H
H
L
H
H
L
L
H
H
L
H
H
L
L
L
BE
1
X
X
H
H
L
H
H
L
H
L
H
L
H
H
L
H
L
L
BE
0
X
X
H
L
H
H
H
L
H
L
L
H
H
H
L
H
L
L
读/写
X
X
X
L
L
L
L
L
L
L
H
H
H
H
H
H
H
X
BYTE 3
I / O
27-35
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
D
IN
高-Z
D
IN
D
IN
高-Z
高-Z
高-Z
D
OUT
高-Z
D
OUT
D
OUT
高-Z
2字节
I / O
18-26
高-Z
高-Z
高-Z
高-Z
高-Z
D
IN
高-Z
高-Z
D
IN
D
IN
高-Z
高-Z
D
OUT
高-Z
高-Z
D
OUT
D
OUT
高-Z
1个字节
I / O
9-17
高-Z
高-Z
高-Z
高-Z
D
IN
高-Z
高-Z
D
IN
高-Z
D
IN
高-Z
D
OUT
高-Z
高-Z
D
OUT
高-Z
D
OUT
高-Z
BYTE 0
I / O
0-8
高-Z
高-Z
高-Z
D
IN
高-Z
高-Z
高-Z
D
IN
高-Z
D
IN
D
OUT
高-Z
高-Z
高-Z
D
OUT
高-Z
D
OUT
高-Z
模式
取消选择，关机
取消选择，关机
所有字节取消选择
写字节0只
写字节1只
写字节2只
写字节3只
写2个低位字节只有
写上只有2个字节
写入所有字节
读字节0只
读字节1只
读字节2只
读字节3只
阅读下2个字节，只有
阅读两个字节只有
阅读所有字节
输出禁用
4831 TBL 02
注意事项：
1. "H" = V
IH ，
\u003e\u003e 1 ＆ QUOT ; = V
白细胞介素，
英寸× ＆ QUOT ; =不在乎。
2.
ADS ， CNTEN ， CNTRST
= V
IH
.
3. OE是一个异步输入信号。
4.它可以读取或在给定的接入写入的字节的任何组合。几个有代表性的样品已经在这里说明。
6.42
5
高速3.3V 16K ×36
同步PIPELINED
双口静态RAM
3.3V或2.5V接口
产品特点：
x
x
IDT70V3569S
x
x
x
x
真正的双端口存储器单元，可同步
相同的内存位置的访问
高速时钟对数据的访问
- 商业： 4.2 / 5 / 6ns的（最大）
- 工业： 5 / 6ns的（最大）
流水线输出模式
计数器使能和复位功能
双芯片能够允许深度扩展，而不
附加逻辑
在两个端口全同步操作
- 7.5ns周期， 133MHz的运行（ 9.6 Gbps的带宽）
- 快速4.2ns的时钟到数据输出
- 1.8ns设置时钟和0.7ns持有的所有控制，数据和
x
x
x
x
x
地址输入@ 133MHz的
- 数据输入，地址，字节使能和控制寄存器
- 自定时写允许快速循环时间
对于复用总线和总线独立控制字节
匹配的兼容性
LVTTL-兼容，采用3.3V单电源（ ± 150mV的）电源供应
CORE
LVTTL-兼容，可选择的3.3V （ ± 150mV的） /2.5V （ ± 125mV ）
每个端口上的电源为I / O和控制信号
工业级温度范围（-40 ° C至+ 85°C ）是
可供选择的速度
可在一个208引脚塑料四方扁平封装（ PQFP ）
208球细间距球栅阵列，以及256引脚球
栅格阵列
功能框图
BE
3L
BE
3R
BE
2L
BE
1L
BE
0L
BE
2R
BE
1R
BE
0R
读/写
L
B
W
0
L
B
W
1
L
B
W
2
L
B B
WW
3 3
L R
BB
WW
2 1
RR
B
W
0
R
读/写
R
CE
0L
CE
1L
CE
0R
CE
1R
OE
L
Dout0-8_L
Dout9-17_L
Dout18-26_L
Dout27-35_L
Dout0-8_R
Dout9-17_R
Dout18-26_R
Dout27-35_R
OE
R
16K ×36
内存
ARRAY
I / O
0L
- I / O
35L
Din_L
Din_R
I / O
0R
- I / O
35R
CLK
L
A
13L
A
0L
CNTRST
L
ADS
L
CNTEN
L
CLK
R
,
计数器/
地址
注册。
A
13R
ADDR_L
ADDR_R
计数器/
地址
注册。
A
0R
CNTRST
R
ADS
R
CNTEN
R
4831 TBL 01
2001年4月
1
2001集成设备技术有限公司
DSC八分之四千八百三十一
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
描述：
该IDT70V3569是一个高速16K ×36位的同步双端口
内存。存储器阵列采用双端口存储器单元，以允许
从两个端口的任何地址同时访问。对控制寄存器，
数据和地址输入端提供最小的建立和保持时间。时机
由这种方法所提供的纬度允许系统被设计成具有很
短的循环时间。与输入数据寄存器， IDT70V3569一直
对于具有单向或双向数据流应用进行了优化
在阵阵。自动断电功能，通过控制
CE
0
和CE
1,
允许执行片上的电路的每个端口的输入非常低的待机功耗
模式。
该70V3569可以支持3.3V的工作电压或
2.5V在一个或两个端口，可控的OPT引脚。电源
供应该装置的核心（Ⅴ
DD
）保持在3.3V 。
引脚配置
(1,2,3,4)
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
IO
19L
IO
18L
B1
B2
V
SS
B3
NC
B4
NC
B5
NC
B6
A
12L
B7
A
8L
B8
BE
1L
B9
V
DD
B10
CLK
L
CNTEN
L
A
4L
B11
B12
B13
A
0L
B14
选择
L
I / O
17L
B15
B16
V
SS
B17
I / O
20R
C1
V
SS
I / O
18R
C2
C3
V
SS
C4
NC
C5
A
13L
C6
A
9L
C7
BE
2L
C8
CE
0L
C9
V
SS
C10
ADS
L
C11
A
5L
C12
A
1L
C13
V
SS
C14
V
DDQR
I / O
16L
I / O
15R
C15
C16
C17
V
DDQL
I / O
19R
V
DDQR
V
DD
D1
D2
D3
D4
NC
D5
NC
D6
A
10L
D7
BE
3L
D8
CE
1L
D9
V
SS
D10
R/
W
L
D11
A
6L
D12
A
2L
D13
V
DD
I / O
16R
I / O
15L
D14
D15
D16
V
SS
D17
I / O
22L
E1
V
SS
E2
I / O
21L
I / O
20L
E3
E4
NC
A
11L
A
7L
BE
0L
V
DD
OE
L
CNTRST
L
A
3L
V
DD
I / O
17R
V
DDQL
I / O
14L
I / O
14R
E14
E15
E16
E17
I / O
23L
F1
I / O
22R
F2
V
DDQR
F3
I / O
21R
F4
I / O
12L
F14
I / O
13R
F15
V
SS
F16
I / O
13L
F17
V
DDQL
I / O
23R
I / O
24L
G1
G2
G3
V
SS
G4
V
SS
G14
I / O
12R
I / O
11L
V
DDQR
G15
G16
G17
I / O
26L
H1
V
SS
H2
I / O
25L
I / O
24R
H3
H4
I / O
9L
V
DDQL
I / O
10L
I / O
11R
V
DD
J1
I / O
26R
V
DDQR
I / O
25R
J2
J3
J4
70V3569BF
BF-208
(5)
208引脚FPBGA
顶视图
(6)
H14
H15
H16
H17
V
DD
J14
IO
9R
J15
V
SS
J16
I / O
10R
J17
V
DDQL
K1
V
DD
K2
V
SS
K3
V
SS
K4
V
SS
K14
V
DD
K15
V
SS
V
DDQR
K16
K17
I / O
28R
L1
V
SS
L2
I / O
27R
L3
V
SS
L4
I / O
7R
V
DDQL
I / O
8R
L14
L15
L16
V
SS
L17
I / O
29R
I / O
28L
V
DDQR
I / O
27L
M1
M2
M3
M4
I / O
6R
M14
I / O
7L
M15
V
SS
M16
I / O
8L
M17
V
DDQL
I / O
29L
I / O
30R
N1
N2
N3
V
SS
N4
V
SS
N14
I / O
6L
I / O
5R
V
DDQR
N15
N16
N17
I / O
31L
P1
V
SS
I / O
31R
I / O
30L
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
I / O
3R
V
DDQL
I / O
4R
P14
P15
P16
I / O
5L
P17
I / O
32R
I / O
32L
V
DDQR
I / O
35R
R1
R2
R3
R4
NC
R5
NC
R6
A
12R
R7
A
8R
R8
BE
1R
R9
V
DD
R10
CLK
R
CNTEN
R
A
4R
R11
R12
R13
I / O
2L
R14
I / O
3L
R15
V
SS
R16
I / O
4L
R17
V
SS
T1
I / O
33L
I / O
34R
T2
T3
NC
T4
NC
T5
A
13R
T6
A
9R
T7
BE
2R
CE
0R
T8
T9
V
SS
T10
ADS
R
T11
A
5R
T12
A
1R
T13
V
SS
T14
V
DDQL
I / O
1R
V
DDQR
T15
T16
T17
I / O
33R
U1
I / O
34L
V
DDQL
V
SS
U2
U3
U4
NC
U5
NC
U6
A
10R
U7
BE
3R
U8
CE
1R
U9
V
SS
U10
R/
W
R
A
6R
U12
A
2R
U13
V
SS
U14
I / O
0R
U15
V
SS
U16
I / O
2R
U17
V
SS
I / O
35L
V
DD
NC
NC
A
11R
A
7R
BE
0R
V
DD
OE
R
A
3R
A
0R
V
DD
选择
R
I / O
0L
I / O
1L
,
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为仅为15mm×仅为15mm× 1.4毫米，与球间距为0.8mm 。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
4831 DRW 02C
6.42
2
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
70V3569BC
BC-256
(5)
256引脚BGA
顶视图
(6)
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
NC
B1
NC
B2
NC
B3
NC
B4
NC
B5
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11L
B6
A
8L
B7
BE
2L
B8
CE
1L
B9
OE
L
CNTEN
L
B10
B11
A
5L
B12
A
2L
B13
A
0L
B14
NC
B15
NC
B16
I / O
18L
C1
NC
C2
NC
C3
NC
C4
NC
C5
A
12L
C6
A
9L
C7
BE
3L
C8
CE
0L
读/写
L
CNTRST
L
C9
C10
C11
A
4L
C12
A
1L
C13
V
DD
C14
I / O
17L
C15
NC
C16
I / O
18R
I / O
19L
D1
D2
V
SS
D3
NC
D4
A
13L
D5
A
10L
D6
A
7L
D7
BE
1L
D8
BE
0L
CLK
L
ADS
L
D9
D10
D11
A
6L
D12
A
3L
D13
选择
L
I / O
17R
I / O
16L
D14
D15
D16
I / O
20R
I / O
19R
I / O
20L
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E2
E3
V
DD
E4
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DD
I / O
15R
I / O
15L
I / O
16R
E5
E6
E7
E8
E9
E10
E11
E12
E13
E14
E15
E16
I / O
21R
I / O
21L
I / O
22L
V
DDQL
F1
F2
F3
F4
V
DD
F5
V
DD
F6
V
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F7
V
SS
F8
V
SS
F9
V
SS
F10
V
DD
F11
V
DD
V
DDQR
I / O
13L
I / O
14L
I / O
14R
F12
F13
F14
F15
F16
I / O
23L
I / O
22R
I / O
23R
V
DDQL
G1
G2
G3
G4
V
DD
G5
V
SS
G6
V
SS
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V
SS
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V
SS
G9
V
SS
G10
V
SS
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V
DD
V
DDQR
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12R
I / O
13R
I / O
12L
G12
G13
G14
G15
G16
I / O
24R
I / O
24L
I / O
25L
V
DDQR
H1
H2
H3
H4
V
SS
H5
V
SS
H6
V
SS
H7
V
SS
H8
V
SS
H9
V
SS
H10
V
SS
H11
V
SS
H12
V
DDQL
I / O
10L
I / O
11L
I / O
11R
H13
H14
H15
H16
I / O
26L
I / O
25R
I / O
26R
V
DDQR
V
SS
J1
J2
J3
J4
J5
V
SS
J6
V
SS
J7
V
SS
J8
V
SS
J9
V
SS
J10
V
SS
J11
V
SS
J12
V
DDQL
I / O
9R
J13
J14
IO
9L
I / O
10R
J15
J16
I / O
27L
I / O
28R
I / O
27R
V
DDQL
K1
K2
K3
K4
V
SS
K5
V
SS
K6
V
SS
K7
V
SS
K8
V
SS
K9
V
SS
K10
V
SS
K11
V
SS
K12
V
DDQR
I / O
8R
I / O
7R
K13
K14
K15
I / O
8L
K16
I / O
29R
I / O
29L
I / O
28L
V
DDQL
L1
L2
L3
L4
V
SS
L5
V
SS
L6
V
SS
L7
V
SS
L8
V
SS
L9
V
SS
L10
V
SS
L11
V
SS
L12
V
DDQR
I / O
6R
L13
L14
I / O
6L
L15
I / O
7L
L16
I / O
30L
I / O
31R
I / O
30R
V
DDQR
M1
M2
M3
M4
V
DD
M5
V
SS
M6
V
SS
M7
V
SS
M8
V
SS
M9
V
SS
M10
V
SS
M11
V
DD
M12
V
DDQL
I / O
5L
M13
M14
I / O
4R
I / O
5R
M15
M16
I / O
32R
I / O
32L
I / O
31L
V
DDQR
N1
N2
N3
N4
V
DD
N5
V
DD
N6
V
SS
N7
V
SS
N8
V
SS
N9
V
SS
N10
V
DD
N11
V
DD
N12
V
DDQL
I / O
3R
N13
N14
I / O
3L
N15
I / O
4L
N16
I / O
33L
I / O
34R
I / O
33R
P1
P2
P3
V
DD
P4
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
P5
P6
P7
P8
P9
P10
P11
P12
V
DD
P13
I / O
2L
P14
I / O
1R
I / O
2R
P15
P16
I / O
35R
I / O
34L
R1
R2
NC
R3
NC
R4
A
13R
R5
A
10R
R6
A
7R
R7
BE
1R
BE
0R
CLK
R
ADS
R
R8
R9
R10
R11
A
6R
R12
A
3R
R13
I / O
0L
I / O
0R
R14
R15
I / O
1L
R16
I / O
35L
T1
NC
T2
NC
T3
NC
T4
NC
T5
A
12R
T6
A
9R
T7
BE
3R
CE
0R
读/写
R
CNTRST
R
T8
T9
T10
T11
A
4R
T12
A
1R
T13
选择
R
T14
NC
T15
NC
T16
,
NC
NC
NC
NC
NC
A
11R
A
8R
BE
2R
CE
1R
OE
R
CNTEN
R
A
5R
A
2R
A
0R
NC
NC
4831 DRW 02D
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为17毫米x17毫米X 1.4毫米，用1.0毫米间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
,
6.42
3
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
V
SS
V
DDQR
I / O
18R
I / O
18L
V
SS
V
DD
V
SS
NC
NC
NC
NC
NC
NC
NC
A
13L
A
12L
A
11L
A
10L
A
9L
A
8L
A
7L
BE
3L
BE
2L
BE
1L
BE
0L
CE
1L
CE
0L
V
DD
V
DD
V
SS
V
SS
CLK
L
OE
L
读/写
L
ADS
L
CNTEN
L
CNTRST
L
A
6L
A
5L
A
4L
A
3L
A
2L
A
1L
A
0L
V
DD
V
DD
V
SS
选择
L
I / O
17L
I / O
17R
V
DDQR
V
SS
208
207
206
205
204
203
202
201
200
199
198
197
196
195
194
193
192
191
190
189
188
187
186
185
184
183
182
181
180
179
178
177
176
175
174
173
172
171
170
169
168
167
166
165
164
163
162
161
160
159
158
157
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
I / O
19L
I / O
19R
I / O
20L
I / O
20R
V
DDQL
V
SS
I / O
21L
I / O
21R
I / O
22L
I / O
22R
V
DDQR
V
SS
I / O
23L
I / O
23R
I / O
24L
I / O
24R
V
DDQL
V
SS
I / O
25L
I / O
25R
I / O
26L
I / O
26R
V
DDQR
V
SS
V
DD
V
DD
V
SS
V
SS
V
DDQL
V
SS
I / O
27R
I / O
27L
I / O
28R
I / O
28L
V
DDQR
V
SS
I / O
29R
I / O
29L
I / O
30R
I / O
30L
V
DDQL
V
SS
I / O
31R
I / O
31L
I / O
32R
I / O
32L
V
DDQR
V
SS
I / O
33R
I / O
33L
I / O
34R
I / O
34L
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
70V3569DR
DR-208
(5)
208引脚PQFP
顶视图
(6)
156
155
154
153
152
151
150
149
148
147
146
145
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
I / O
16L
I / O
16R
I / O
15L
I / O
15R
V
SS
V
DDQL
I / O
14L
I / O
14R
I / O
13L
I / O
13R
V
SS
V
DDQR
I / O
12L
I / O
12R
I / O
11L
I / O
11R
V
SS
V
DDQL
I / O
10L
I / O
10R
I / O
9L
I / O
9R
V
SS
V
DDQR
V
DD
V
DD
V
SS
V
SS
V
SS
V
DDQL
I / O
8R
I / O
8L
I / O
7R
I / O
7L
V
SS
V
DDQR
I / O
6R
I / O
6L
I / O
5R
I / O
5L
V
SS
V
DDQL
I / O
4R
I / O
4L
I / O
3R
I / O
3L
V
SS
V
DDQR
I / O
2R
I / O
2L
I / O
1R
I / O
1L
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为28毫米X 28毫米X 3.5毫米。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
V
SS
V
DDQL
I / O
35R
I / O
35L
V
DD
V
SS
NC
NC
NC
NC
NC
NC
NC
NC
A
13R
A
12R
A
11R
A
10R
A
9R
A
8R
A
7R
BE
3R
BE
2R
BE
1R
BE
0R
CE
1R
CE
0R
V
DD
V
DD
V
SS
V
SS
CLK
R
OE
R
读/写
R
ADS
R
CNTEN
R
CNTRST
R
A
6R
A
5R
A
4R
A
3R
A
2R
A
1R
A
0R
V
DD
V
SS
V
SS
选择
R
I / O
0L
I / O
0R
V
DDQL
V
SS
4831 DRW 02A
6.42
4
IDT70V3569S
高速16K ×36的双端口同步流水线静态RAM
工业和商业温度范围
引脚名称
左侧端口
CE
0L
,
CE
1L
读/写
L
OE
L
A
0L
- A
13L
I / O
0L
- I / O
35L
CLK
L
ADS
L
CNTEN
L
CNTRST
L
BE
0L
-
BE
3L
V
DDQL
选择
L
V
DD
V
SS
正确的端口
CE
0R
,
CE
1R
读/写
R
OE
R
A
0R
- A
13R
I / O
0R
- I / O
35R
CLK
R
ADS
R
CNTEN
R
CNTRST
R
BE
0R
-
BE
3R
V
DDQR
选择
R
芯片使
读/写使能
OUTPUT ENABLE
地址
数据输入/输出
时钟
地址选通启用
柜台启用
计数器复位
字节允许（ 9位字节）
电源（ I / O总线）
（ 3.3V或2.5V ）
(1)
选项供选择V
DDQX
(1,2)
动力
(3.3V)
(1)
地
(0V)
4831 TBL 01
名字
注意事项：
1. V
DD
， OPT
X
和V
DDQX
必须先设置为合适的工作水平
施加在I / O和控制该端口的输入。
2. OPT
X
选择工作电压电平为在该端口上的输入/输出和控制。
如果OPT
X
设置为VIH （ 3.3V ） ，那么该端口的I / O和控制将工作在3.3V
水平和V
DDQX
必须在3.3V供电。如果OPT
X
被设置为VIL （0V ），则该
端口的I / O和控制将在2.5V的水平和V操作
DDQX
必须提供
在2.5V 。在OPT管脚是相互独立的另一个，两个端口可以操作
在3.3V的水平，既可以在2.5V电平工作，或一方可工作在3.3V
与其他在2.5V 。
真值表我??读/写使能控制
(1,2,3,4)
OE
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
CE
0
H
X
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
CE
1
X
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
BE
3
X
X
H
H
H
H
L
H
L
L
H
H
H
L
H
L
L
L
BE
2
X
X
H
H
H
L
H
H
L
L
H
H
L
H
H
L
L
L
BE
1
X
X
H
H
L
H
H
L
H
L
H
L
H
H
L
H
L
L
BE
0
X
X
H
L
H
H
H
L
H
L
L
H
H
H
L
H
L
L
读/写
X
X
X
L
L
L
L
L
L
L
H
H
H
H
H
H
H
X
BYTE 3
I / O
27-35
高-Z
高-Z
高-Z
高-Z
高-Z
高-Z
D
IN
高-Z
D
IN
D
IN
高-Z
高-Z
高-Z
D
OUT
高-Z
D
OUT
D
OUT
高-Z
2字节
I / O
18-26
高-Z
高-Z
高-Z
高-Z
高-Z
D
IN
高-Z
高-Z
D
IN
D
IN
高-Z
高-Z
D
OUT
高-Z
高-Z
D
OUT
D
OUT
高-Z
1个字节
I / O
9-17
高-Z
高-Z
高-Z
高-Z
D
IN
高-Z
高-Z
D
IN
高-Z
D
IN
高-Z
D
OUT
高-Z
高-Z
D
OUT
高-Z
D
OUT
高-Z
BYTE 0
I / O
0-8
高-Z
高-Z
高-Z
D
IN
高-Z
高-Z
高-Z
D
IN
高-Z
D
IN
D
OUT
高-Z
高-Z
高-Z
D
OUT
高-Z
D
OUT
高-Z
模式
取消选择，关机
取消选择，关机
所有字节取消选择
写字节0只
写字节1只
写字节2只
写字节3只
写2个低位字节只有
写上只有2个字节
写入所有字节
读字节0只
读字节1只
读字节2只
读字节3只
阅读下2个字节，只有
阅读两个字节只有
阅读所有字节
输出禁用
4831 TBL 02
注意事项：
1. "H" = V
IH ，
\u003e\u003e 1 ＆ QUOT ; = V
白细胞介素，
英寸× ＆ QUOT ; =不在乎。
2.
ADS ， CNTEN ， CNTRST
= V
IH
.
3. OE是一个异步输入信号。
4.它可以读取或在给定的接入写入的字节的任何组合。几个有代表性的样品已经在这里说明。
6.42
5
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