数据表
28位可配置寄存缓冲器支持DDR2
机密
ICSSSTUAF32868A
描述
这28位1 ： 2可配置寄存缓冲器是专为
1.7V至1.9V V
DD
操作。所有的输入可以兼容
JEDEC标准为SSTL_18 ，除了芯片选择
栅极使能（ CSGEN ） ，对照组（C ） ，和复位（RESET）
的投入，这是LVCMOS 。所有输出边缘控制
电路的未终结DIMM负载进行了优化，并满足
SSTL_18规格，除开漏错误
（ QERR ）输出。
该ICSSSTUAF32868A从差分时钟运行
（ CLK和CLK ） 。数据登记在CLK的交叉
要高， CLK变低。该器件支持
低功耗待机操作。当RESET为低电平时，
差分输入接收器被禁用，而无驱动
（浮动）数据，时钟和基准电压（Vref ）输入
是允许的。另外，当RESET是低时，所有的寄存器
被复位，所有输出都很低，除非被迫QERR 。该
LVCMOS RESET和C输入必须始终在举行
有效逻辑高或低的水平。为了确保定义的输出
一个稳定的时钟已经提供前登记，
RESET必须在低的状态在上电期间举行。在
在DDR2 RDIMM应用， RESET被指定为
完全异步相对于CLK和CLK 。
因此，没有时序关系可以之间确保
二。当进入复位，寄存器将被清除
和数据输出将被驱动为低电平，很快，相对于
时禁用差分输入接收器。不过，
走出复位时，寄存器将被激活
快，相对于时间，以使差动输入
接收器。只要数据输入是低，和时钟
是稳定的过程中，从低到高的过渡时间
RESET直到输入接收器完全开启时，
在ICSSSTUAF32868A的设计必须保证
输出将维持低位，从而保证在无毛刺
输出。
该ICSSSTUAF32868A包括奇偶校验
功能。奇偶性，其中数据输入后到达一个周期
其所适用的，检查上的的PAR_IN输入
装置。相应QERR输出信号的数据
输入生成的数据的后两个时钟周期中，向其中
在QERR信号适用，已注册。该
ICSSSTUAF32868A接受来自所述存储器中的奇偶校验位
控制器上的校验位（ PAR_IN ）输入，将其与
DIMM上的独立的D输入端接收的数据
（D1 -D5 ，D7， D9 ， D12， D17 - D28当C = 0;或D1 -D12 ，
D17 -D20 ， D22 ， D24- D28当C = 1） ，并指示
是否发生在漏极开路的奇偶错误
QERR销（低有效）。该公约是偶校验，即，
有效的奇偶性被定义为一个偶数的对面的那些
DIMM的独立的数据输入端加上的奇偶性
输入位。计算奇偶校验，所有的DIMM无关D-输入
必须连接到一个已知的逻辑状态。如果发生错误，并
在QERR输出为低电平，它保持锁定低了
最小复位两个时钟周期或直到被拉低。如果
发生两个或多个连续的奇偶校验错误，则QERR
输出驱动为低电平，锁存低的时钟时间
等于奇偶校验错误持续时间，或直到RESET驱动
低。如果之前的时钟周期发生奇偶校验错误
设备进入低功率（LPM ）和QERR输出是
驱动为低电平，然后它会保持lateched低的LPM时间
再加上两个时钟周期或直到RESET被拉低。该
DIMM依赖的信号（ DCKE0 ， DCKE1 ， DODT0 ，
DODT1 ， DCS0和DCS1 ）不包括在所述奇偶校验
检查计算。
C输入控制从引脚排列配置
寄存器的配置（低电平时）注册-B
配置（高时） 。 C输入不应
在正常操作期间切换。它应该被硬连线到
一个有效的低电平或高电平，以配置在所述寄存器
所需的模式。该器件还支持低功耗工作
通过监控系统的芯片选择操作（ DCS0和
DCS1 ）和CSGEN投入和意志门的尺寸Qn输出
从当CSGEN ， DCS0 ，改变状态DCS1
输入为高。如果CSGEN ， DCS0 orDCS1输入为低时，
QN输出将正常工作。另外，如果两者DCS0和
DCS1输入为高电平时，器件将门的输出QERR
从不断变化的状态。如果任一DCS0 orDCS1低，则
QERR输出将正常工作。 RESET输入有
优先于DCS0和DCS1控制和驱动时
低将迫使尺寸Qn输出低电平，而输出QERR
高。如果片选控制功能是不希望，
然后CSGEN输入可以硬连接到地，在
这种情况下，对于DCS0和设置时间要求
DCS1将是一样的，其它D数据输入。对
与DCS0和DCS1只控制所述低功率模式下，
然后CSGEN输入应通过一个上拉到Vdd的
上拉电阻。这两个V
REF
销（ A1和V1）是
约150内部连接在一起。
但是，它仅需要连接两个中的一个
V
REF
引脚到外部V
REF
电源。未使用
V
REF
针应具有V被终止
REF
耦合
电容。
28位可配置寄存缓冲器支持DDR2
1
ICSSSTUAF32868A
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ICSSSTUAF32868A
28位可配置寄存缓冲器支持DDR2
商用温度等级
特点
28位1：奇偶校验功能2寄存缓冲器
支持数据输入SSTL_18 JEDEC规范
和产出
支持LVCMOS接通CSGEN水平和
复位输入
低电压工作： V
DD
= 1.7V至1.9V
可在176球LFBGA封装
应用
DDR2内存模块
提供了完整的DDR DIMM解决方案
ICS98ULPA877A或IDTCSPUA877A
理想的DDR2 400 ， 533和667
框图
M2
RESET
CLK
CLK
V
REF
L1
M1
A5 ， AB5
DCKE0,
DCKE1
D1 ， C1
2
2
F2 ， E2
D
2
QCKE0A,
QCKE1A
CK
R
Q
H8 ， F8
QCKE0B,
QCKE1B
QODT0A,
QODT1A
DODT0,
DODT1
N1 ， P1
2
2
N2 ， P2
D
CK
R
Q
2
M7, M8
QODT0B,
QODT1B
DCS0
K1
D
CK
R
Q
K2
QCS0A
L7
QCS0B
CSGEN
L2
DCS1
J1
D
CK
R
Q
J2
QCS1A
L8
QCS1B
一个22通道
D1
A2
D
CE
CK
Q
A7
Q1A
R
A8
Q1B
TO 21其他渠道
(D2-D5, D7, D9-D12, D17-D28)
28位可配置寄存缓冲器支持DDR2
2
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28位可配置寄存缓冲器支持DDR2
商用温度等级
框图
M2
RESET
CLK
CLK
V
REF
L1
M1
A5 ， AB5
DCKE0,
DCKE1
W1 ， Y1
2
2
U2，V2
D
2
QCKE0A,
QCKE1A
CK
R
Q
R8 ， U8
QCKE0B,
QCKE1B
QODT0A,
QODT1A
DODT0,
DODT1
K1 ， J1
2
2
K2 ， J2
D
CK
R
Q
2
L7, L8
QODT0B,
QODT1B
DCS0
N1
D
CK
R
Q
N2
QCS0A
M7
QCS0B
CSGEN
L2
DCS1
P1
D
CK
R
Q
P2
QCS1A
M8
QCS1B
一个22通道
A2
D1
D并行
CK
R
Q
A7
Q1A
A8
Q1B
TO 21其他渠道
(D2-D12, D17-D20, D22, D24-D28)
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