数据表
四个输出差分缓冲器用于PCI Express
描述
该9DB401C是DB400 2.0版黄色封面的部分用
PCI Express的支持。它可用于在个人计算机或嵌入式
系统，以提供具有低周期到周期抖动输出
（ 50ps的） ，低输出至输出偏斜（ 100ps的） ，而且PCI Express的
第1代标准。该9DB401C支持1至4的输出
配置，以扩展或不扩散差分HCSL
从CK410 （B）的主时钟输入，如954101和
932S401 ，或任何其它差动HCSL对。 9DB401C可以
生成50 HCSL或LVDS输出到200MHz的PLL
模式或0至400MHz的旁路模式。有两个去抖动
通过HIGH_BW ＃输入引脚模式可供选择，
高带宽模式提供去抖动的传播投入和
低带宽模式下提供了额外的去抖动对非传播
输入。该SRC_STOP ＃ ， PD ＃和OE实时输入引脚
提供完全可编程的电源管理控制。
ICS9DB401C
特点/优势
扩频调制宽容， 0至-0.5 ％下调
传播和+/- 0.25 ％传播中心
支持PD ＃无驱动差分输出和
SRC_STOP ＃模式下的电源管理。
关键的特定连接的阳离子
输出循环周期抖动： < 50ps的
输出歪斜： < 50ps的
扩展的频率范围在旁路模式：
版本B ：高达333.33MHz
版本C ：高达400MHz
实时PLL锁定检测输出引脚
28引脚SSOP / TSSOP封装
提供符合RoHS标准包装
输出特性
4 - 0.7V HCSL或LVDS差分输出对
支持零延迟缓冲器模式和扇出模式
带宽可用编程
Funtional框图
4
OE（ 3：0 ）
SRC_IN
SRC_IN ＃
传播
兼容
PLL
M
U
X
4
停止
逻辑
DIF （3 ：0） ）
PD
BYPASS ＃ / PLL
SDATA
SCLK
控制
逻辑
IREF
注：图中所示为OE_INV = 0的极性。
IDT
TM
/ ICS
TM
四个输出差分缓冲器用于PCI Express
ICS9DB401C
REV ê 08年3月18日
1
ICS9DB401C
四个输出差分缓冲器用于PCI Express
引脚说明的OE_INV = 0
针＃
1
2
3
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引脚名称
VDD
SRC_IN
SRC_IN ＃
GND
VDD
DIF_1
DIF_1#
OE_1
DIF_2
DIF_2#
VDD
BYPASS ＃ / PLL
SCLK
SDATA
PD ＃
SRC_Stop ＃
HIGH_BW ＃
VDD
DIF_5#
DIF_5
OE_6
DIF_6#
DIF_6
VDD
OE_INV
PIN TYPE
PWR
IN
IN
PWR
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
IN
I / O
IN
IN
IN
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
描述
供电，标称3.3V
0.7 V差分SRC输入TRUE
0.7 V差分SRC互补输入
接地引脚。
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
高电平输入使能输出1 。
0 =三态输出， 1 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
输入选择绕道（扇出）或PLL （ ZDB ）模式
0 =旁路模式， 1 = PLL模式
SMBus的电路， 5V容限的时钟引脚。
数据引脚SMBus的电路， 5V容限。
异步低电平有效输入引脚用于关断器件。
内部时钟被禁止和VCO和晶体是
停了下来。
低电平输入停止SRC输出。
3.3V的输入选择PLL带宽度
0 =高， 1 =低
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
高电平输入使能输出6 。
0 =三态输出， 1 =使能输出
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
该锁存输入选择的OE引脚的极性。
0 = OE引脚高电平有效， 1 = OE引脚低电平有效（ OE ＃ ）
该引脚建立基准电流的差分电流 -
模式输出对。该引脚需要一个固定的精密电阻绑
到地，以便建立相应的电流。 475欧姆的
标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
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IREF
GNDA
VDDA
OUT
PWR
PWR
IDT
TM
/ ICS
TM
四个输出差分缓冲器用于PCI Express
ICS9DB401C
REV ê 08年3月18日
3
ICS9DB401C
四个输出差分缓冲器用于PCI Express
引脚说明的OE_INV = 1
针＃
1
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引脚名称
VDD
SRC_IN
SRC_IN ＃
GND
VDD
DIF_1
DIF_1#
OE1#
DIF_2
DIF_2#
VDD
BYPASS ＃ / PLL
SCLK
SDATA
PD
SRC_STOP
HIGH_BW ＃
VDD
DIF_5#
DIF_5
OE6#
DIF_6#
DIF_6
VDD
OE_INV
PIN TYPE
PWR
IN
IN
PWR
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
IN
I / O
IN
IN
IN
PWR
OUT
OUT
IN
OUT
OUT
PWR
IN
描述
供电，标称3.3V
0.7 V差分SRC输入TRUE
0.7 V差分SRC互补输入
接地引脚。
供电，标称3.3V
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
低电平输入使DIF对1 。
1 =三态输出， 0 =使能输出
0.7V的差分真正的时钟输出
0.7V的差分补时钟输出
供电，标称3.3V
输入选择绕道（扇出）或PLL （ ZDB ）模式
0 =旁路模式， 1 = PLL模式
SMBus的电路， 5V容限的时钟引脚。
数据引脚SMBus的电路， 5V容限。
异步高电平输入引脚用于掉电
装置。内部时钟被禁止和VCO停止。
活跃的高投入，停止SRC输出。
3.3V的输入选择PLL带宽度
0 =高， 1 =低
供电，标称3.3V
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
低电平输入使DIF对6 。
1 =三态输出， 0 =使能输出
0.7V的差分补时钟输出
0.7V的差分真正的时钟输出
供电，标称3.3V
该锁存输入选择的OE引脚的极性。
0 = OE引脚高电平有效， 1 = OE引脚低电平有效（ OE ＃ ）
该引脚建立基准电流的差分
电流模式输出对。该引脚需要一个固定的精度
电阻器连接到地，以便建立相应的
电流。 475欧姆的标准值。
接地引脚PLL内核。
3.3V电源为PLL内核。
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IREF
GNDA
VDDA
OUT
PWR
PWR
IDT
TM
/ ICS
TM
四个输出差分缓冲器用于PCI Express
ICS9DB401C
REV ê 08年3月18日
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