集成
电路
系统公司
ICS950602
概述
该
ICS950602
是通过移动PL133T和PLE133T芯片组的单芯片时钟解决方案。它提供了所有必要的时钟
对于这样一个系统的信号。
该
ICS950602
是ICS时钟发生器和缓冲器一个全新的线叫做TCH (时序控制集线器)的一部分。 ICS是
率先推出全产品线,提供全面的可编程性和灵活性在一个时钟设备。这部分
采用了ICS的时钟最新技术,提供了更强大的特性和功能。采用使用了
串行可编程I
2
C接口,该器件可调节输出时钟通过配置频率设定,输出
分频比,选择理想的传播率,输出偏斜,输出强度,并启用/禁用每
独立的输出时钟。 TCH还采用了ICS的看门狗定时器技术和复位功能,以提供一个安全的环境
在不稳定的系统条件。 M / N控制的可配置输出频率分辨率可达为0.1MHz增量。同
所有这些可编程功能, ICS “ TCH使得主板的测试,调整和改进很简单。
引脚说明
引脚数
1, 6, 12, 23,
32, 38, 42,
5, 9, 29, 35
2
3
4
7
8
10
PCICLK_F
11
17, 16, 15, 14, 13
18
19
20
21
22
24
25
26
FS3
PCICLK0
PCICLK (5: 1)
SDRAM_IN
CPU_STOP #
PCI_STOP #
PD #
MULTSEL
SDATA
SCLK
FS1
48_24MHz
FS0
27
48MHz
28
30, 31, 33, 34, 36,
37, 39
40
41
43
44
45
46
47, 48
0469B—12/18/02
引脚名称
GND
VDD
FS2
REF1
REF0
VTT_PWRGD #
X1
X2
FS4
TYPE
PWR
PWR
IN
OUT
OUT
IN
IN
OUT
IN
OUT
IN
OUT
OUT
IN
IN
IN
IN
IN
I / O
IN
IN
OUT
IN
OUT
PWR
OUT
OUT
OUT
OUT
OUT
PWR
PWR
OUT
接地引脚, 3.3V电源
3 。 3 V P流è R 5 ü P P L
描述
L ogicinputfrequencysel ectbit 。 I N P U被T L一件T ] C H E D的T P流è R 0 。
3.3V , 14.318MHz的参考时钟输出。
3.3V , 14.318MHz的参考时钟输出。
这个3.3V的LVTTL输入是用来确定一个电平敏感的选通时的FS (4 :0)
是有效的,并准备进行采样(低有效)
铬石英晶体输入,具有跨NAL负荷上限( 33pF的)和反馈电阻从X2
铬石英晶体输出,标称14.318MHz 。具有跨NAL负荷上限( 33pF的)
L ogicinputfrequencysel ectbit 。 I N P U被T L一件T ] C H E D的T P流è R 0 。
3.3V PCI时钟输出
L ogicinputfrequencysel ectbit 。 I N P U被T L一件T ] C H E D的T P流è R 0 。
3.3V PCI时钟输出
3.3V PCI时钟输出
SDRAM缓冲输入引脚。
停止所有CPUCLKs时钟的逻辑0电平,当输入为低电平
停止除PCICLK_F时钟的所有PCICLKs逻辑0电平,
W H简I N P U被T L嗷嗷
异步低电平有效输入引脚用来关闭该设备的供电到低
电源状态。跨NAL时钟被禁止和VCO和CR是石英晶体
S T O·P P E D 。牛逼helatencyofthep嗷嗷嗷嗷ERD nwillnotbegreaterthan 3米秒。
3.3V的LVTTL输入,用于选择当前的乘法器,用于CPU输出。
数据引脚用于I
2
电路5V宽容
时钟引脚用于I
2
电路5V宽容
L ogicinputfrequencysel ectbit 。 I N P U被T L一件T ] C H E D的T P流è R 0 。
可选择48或24MHz输出
L ogicinputfrequencysel ectbit 。 I N P U被T L一件T ] C H E D的T P流è R 0 。
3.3V固定48MHz的时钟输出。
3.3V模拟电源48或24MHz输出。
SDRAM时钟输出。
该引脚建立基准电流为CPUCLK的对。该引脚需要
一个固定的精密电阻连接到地,以便建立相应的
电流。
实时系统复位信号的频率值或看门狗定时器超时。这
信号是低电平有效。
"Complementary"时钟的差分对CPU输出。这些电流输出
和所需的电压偏置的外部电阻器。
"True"时钟的差分对CPU输出。这些电流输出和
外部电阻器所需的偏压。
3.3V电源为CPU差分时钟。
2.5V电源CPU时钟。
CPU时钟输出。
AVDD48
SDRAM( 5 :0, 6)
I REF
RESET#
CPUCLKC
CPUCLKT
VDDCPU_3.3
VDDCPU_2.5
CPUCLK (1: 0)
2