SG543D
I
2
C时钟发生器3 DIMM ，奔腾
，奔腾
II &专业委员会。
批准的产品
产品特点
频率表（兆赫）
S2
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
中央处理器
50.11
75.17
83.52
69.80
83.52
75.17
60.14
66.82*
PCI
25.06
30.07
41.76
34.90
33.41
37.59
30.07
33.41*
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
T
支持Pentium
，奔腾
二， M2 ， & K6处理器。
专为440LX规格
支持同步和异步PCI 。
4 CPU / AGP时钟
截至12 SDRAM的时钟3个DIMM。
7个PCI同步时钟。
可选择普通或混合供电方式：
（ VDD = VDDC = VDDP = VDDSD = VDDI = 3.3V ）
或（ VDD = VDDC = VDDSD = VDDP = 3.3V ， VDDI
= VDDC = 2.5）
< 250 PS扭曲中CPU或SDRAM时钟。
< 250 PS扭曲之中PCI时钟。
2
I C 2线串行接口
可编程寄存器特色：
- 无跳线频率选择
- 启用/禁用每个输出引脚
- 模式为三态，测试或正常
电源管理功能。
IOAPIC时钟用于多处理器的支持。
48兆赫支持USB
内部晶体负载电容。
48引脚SSOP封装
扩频技术降低EMI
*支持扩频
接线图
VDD
REF0
VSS
XIN
XOUT
VDDP
PCI_F / S1
PCI0 / S2
VSS
PCI1
PCI2
PCI3
PCI4
VDDP
PCI5 / PS ＃
VSS
SDRAM11
SDRAM10
VDDSD2
SDRAM9
SDRAM8
VSS
SDATA
SDCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
2
框图
REF
XIN
XOUT
VDDI
REF0
REF1
IOAPIC
VDDC
CS ＃
PS ＃
DLY
B
B
4
VDDP
的CPU （0： 3）
PCI （ 0 ： 5 ）
PCI_F
S2
S1
S0
6
PLL1
VDDSD [0： 2]
模式
B
12
SDRAM （ 0:11 ）
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDI
IOAPIC
REF1 / CS ＃
VSS
CPU0
CPU1
VDDC
CPU2
CPU3
VSS
SDRAM0
SDRAM1
VDDSD0
SDRAM2
SDRAM3
VSS
SDRAM4
SDRAM5
VDDSD1
SDRAM6
SDRAM7
VSS
48兆赫/ S0
24兆赫/模式
SDATA
SDCLK
48兆赫
PLL2
24兆赫
注：购买国际微型集成电路元件，
Inc.或其从属授权关联公司之一，传达了一个
2
根据菲利普斯IC专利权许可使用这些组件
2
2
一个IC的系统中，该系统提供符合上述IC
由飞利浦定义的标准规范。
国际微电路， INC 。 525 LOS COCHES ST 。
MILPITAS ， CA 95035电话： 408-263-6300 。 FAX 408-263-6571
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2
C时钟发生器3 DIMM ，奔腾
，奔腾
II &专业委员会。
批准的产品
引脚说明
引脚数
4
5
引脚名称
XIN
XOUT
PCI_F
PWR
VDD
VDD
VDDP
I / O
I
O
O
描述
这些引脚组成一个片上参考振荡器时，连接到
外部并联谐振晶体端子（名义上14.318
兆赫） 。心也可以作为输入为外部产生的基准
信号。如果外部输入时， 5脚悬空。
这是一个双向引脚。上电时，该引脚为输入
频率选择S1控制位（见第1页，和应用笔记页
12）和将此位设置为它的初始状态。之后的一段固定的时间（见
图1 ，第3页） ，此引脚变为低偏移PCI时钟输出
是否
2
不
当PS ＃ （引脚15或IC寄存器位）被置停止。
这是一个双向引脚。上电时，该引脚为输入
频率选择S2控制位（见第1页和12页的应用笔记）
并且将此位设置为它的初始状态。后的一段固定时间（参照图1 ，
第3页） ，此引脚变为低偏移PCI时钟输出时停止
2
PS ＃ （引脚15或它的I C寄存器位）被置位。
低偏移的PCI频率（ <250 PS ）时钟输出。
如果Mode = 1，该引脚变为低电平歪斜的PCI （ <250 PS）时钟输出
频率。
如果Mode = 0，则该引脚控制是否在PCI时钟输出（除
用于PCI -F），使能（设置为逻辑1 ）还是禁用（设置为逻辑0）
低偏移主机频率，如CPU （ <250 PS ）时钟输出，
AGP ，芯片，高速缓存。
同步DRAM DIM时钟。
晶体振荡器（标称14.31818 MHz）的缓冲时钟。
如果Mode = 1，该引脚变为内部晶体的缓冲副本
振荡器（标称值为14.31818兆赫）
如果Mode = 0，则该引脚控制CPU时钟输出是否
启用（设置为逻辑1 ）还是禁用（设置为逻辑0 ） 。
该引脚是晶体参考频率的缓冲输出。
这是一个双向引脚。上电时，该引脚为输入
频率选择S0控制位（见第1页，和应用笔记
页12）和将此位设置为它的初始状态。的一个固定时间段之后
时间（见图1 ，第3页） ，此引脚变为48 MHz的时钟频率。
这是一个双向引脚。上电时，该引脚为输入端，
启用（ 0 ）或禁用（ 1 ）电源管理共用引脚（ 46
15 ） （见第12页上的应用笔记），并设置位到初始状态。经过
固定的时间段（见图1 ，第3页） ，此引脚变为24 MHz的
频率时钟。
7
S1
PCI0
8
S2
10, 11, 12, 13
15
PS ＃
44, 43, 41, 40
38, 37, 35, 34, 32, 31,
29, 28, 21, 20, 18, 17
47
46
CS ＃
2
26
S0
24兆赫
25
模式
VDD
I
*
VDD
VDD
I
*
O
REF0
48兆赫
VDD
VDD
VDD
I
*
O
I / O
的CPU （0： 3）
SDRAM （ 0:11 ）
IOAPIC
REF1
VDD
VDDC
VDDSD （0 ：2）的
VDDI
VDD
I
*
O
O
O
O
PCI （ 1:4）
PCI5
VDD
VDDP
VDDP
I
*
O
O
VDD
VDDP
I
*
O
*一个10K欧姆的电阻连接到VDD或VSS是必需的，以确保设备的内部存储寄存器中设置正确的
电。
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C时钟发生器3 DIMM ，奔腾，奔腾II & Pro的主板。
批准的产品
引脚说明（续）
引脚数
23
24
3, 9, 16, 22, 27, 33,
39, 45
1
48
6, 14
36, 30, 19
42
引脚名称
SDATA
SDCLK
VSS
VDD
VDDI
VDDP
VDDSD [0： 2]
VDDC
PWR
VDD
VDD
-
-
-
-
-
-
I / O
I
I
P
P
P
P
P
P
2
描述
串行数据的I C 2线控制接口。具有内部上拉。
2
我C 2线控制接口的串行时钟。具有内部上拉。
接地引脚的芯片。
电源引脚的模拟电路，逻辑核心和参考时钟
缓冲区。
电源引脚IOAPIC时钟。可能是3.3或2.5伏。
3.3伏的电源为PCI时钟。
3.3伏的电源为SDRAM时钟
电源引脚CPU时钟可以是2.5 V或3.3V
旁路电容（ 0.1μF ）应放置在尽可能靠近每个VDD ， VDDSD ， VDDI和VDDP引脚。如果
这些旁路电容不能靠近引脚的高频滤波特性将被取消
迹线的引线电感。
VDD
电源
PCI_F / S1
PCI0 / S2
48兆赫/ S0
24兆赫/模式
高阻态（三态） ，输入
切换，输出
Fig.1
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SG543D
I
2
C时钟发生器3 DIMM ，奔腾，奔腾II & Pro的主板。
批准的产品
电源管理功能
当MODE = 0 ，引脚15和46是输入PS ＃ （ PCI_STOP ＃ ） ，和CS ＃ （ CPU_STOP ＃ ） ，分别为（当MODE = 1 ，
这些功能不可用） 。特定的输出使能只有当两个串行接口和这些引脚
表明它应该被启用。该IMISG543时钟可以根据下面的表格来禁止，以
降低功耗。所有的时钟都停在低状态。所有的时钟保持在转变的有效时段高
从运行到停止。通过等待一个运行与停止之间的CPU / AGP和PCI时钟过渡
上PCICLK_F上升沿之后是负边缘上感兴趣的时钟，之后，高浓度的输出是
启用或禁用。
CPU_STOP ＃
0
0
1
1
PCI_STOP ＃
0
1
0
1
中央处理器
低
低
运行
运行
PCI
低
运行
低
运行
其他脉冲CLKs
运行
运行
运行
运行
XTAL &压控振荡器
运行
运行
运行
运行
请注意，所有的时钟都可以单独启用异步或通过2线I2C控制接口停止。在
这种情况下，所有的时钟都停在低状态。
电源管理时间
PCICLK_F
PCI_STOP ＃
PCICLK （0： 5）
CPU_STOP ＃
CPUCLK （0 ：3）的
图。 2
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第15 4
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C时钟发生器3 DIMM ，奔腾，奔腾II & Pro的主板。
批准的产品
2线I
2
C控制接口
2线控制接口实现了一个只写从站接口。该IMISG543不能被读回。子寻址
不被支持，因而前面所有字节必须以改变的控制字节1发送。 2线控制
接口允许每个时钟输出，可单独使能或禁用。
在正常的数据传输时， SDATA信号只有当SDCLK信号为低的变化，并且是稳定的，当SDCLK是
高。有两个例外。高到SDATA低的转变，而SDCLK是高是用来指示
开始一个数据传输周期。低到SDATA而SDCLK是高高的跳变表示数据传输结束
周期。数据总是被作为完整的8位字节，在这之后的应答被产生。传送的第一个字节
循环是用一个读/写位为LSB的7位地址。数据首先传送MSB 。
该IMISG543将要写入响应10字节的数据（ max）与地址
D2
通过生成应答（低）信号
在SDATA线下接收到每个字节。该IMISG543不会给任何其他的控制界面响应
条件。以前设置控制寄存器保留。
串口控制寄存器
注意：
该引脚号列中列出的受影响的针数适用。该@Pup列给出了状态真实的力量
了。字节被设置为只对真正的力量了显示的值，而不是当PWR_DWN ＃引脚被激活。
下面的地址字节（ D2）的确认，两个额外的字节必须发送：
1 ） “命令
CODE
“字节，并
2 ） “字节
计数“
字节。
虽然在这两个字节中的数据（位）被认为是“不关心”的，它们必须被发送，并且会被确认。
后命令代码和字节数已经承认，下面描述的序列（字节0 ，字节1 ，
字节2 ，... ）将是有效的，并承认。
字节0 ：频率，功能选择寄存器（ 1
=启用， 0 =停止）
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
0
1
0
0
针＃
*
*
*
*
*
*
描述
版权所有
S2 （由通过I2C软件的频率表选择）
S1 （由通过I2C软件的频率表选择）
S0 （由通过I2C软件的频率表选择）
2
使得频率。选择由硬件（设置为0 ），或软件集成电路（设置为1）
版权所有
位1位0
1
1
三州
1
0
传播，在正常运行
0
1
测试模式
0
0
扩关正常运行
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8/14/98
第15个5
QQ：2881677436 复制
