本站由ICminer.com电子图书馆服务版权所有2003
本站由ICminer.com电子图书馆服务版权所有2003
本站由ICminer.com电子图书馆服务版权所有2003
本站由ICminer.com电子图书馆服务版权所有2003
本站由ICminer.com电子图书馆服务版权所有2003
集成
电路
系统公司
ICS9148-12
奔腾/临
TM
系统时钟芯片
概述
该
ICS9148-12
是一个时钟合成器芯片和奔腾
PentiumPro基于CPU的台式机/笔记本电脑系统将
提供所有必要的时钟定时。
其特点包括4强劲的CPU ， 7个PCI和八个
SDRAM时钟。两个参考输出可等于
晶振的频率。强大的驱动器输出CPUCLK
通常提供大于1 V / ns的转换速率为20pF的
负载。本设备都符合，2兴衰要求
每个CPU输出（负载即一个时钟CPU和NB芯片组，
一个时钟两个二级缓存输入） 。
PWR_DWN ＃引脚允许低功耗模式下停止晶
OSC和PLL阶段。对于可选的电源管理，
CPU_STOP ＃可以停止CPU （ 0 ： 3 ）时钟和PCI_STOP ＃
将停止PCICLK （ 0 ： 5 ）时钟。 CPU和IOAPIC输出
缓冲强度CPU 3.3_2.5 ＃引脚控制相匹配
VDDL电压。
PCICLK输出通常提供比1V / ns的压摆率更好
到30pF的负载，同时保持50±5 ％的占空比。在REF
时钟输出通常提供比0.5V更好/ ns的压摆率。
该
ICS9148-12
接受一个14.318MHz的参考晶体或
时钟作为输入，并可以运行在3.3V内核电源。
特点
CPU输出的每个引脚的多个负载更强的驱动器
（如CPU和NB一个引脚上）
产生的系统时钟为CPU ， IOAPIC ， SDRAM ，
PCI ，加上14.314兆赫REF （ 0 ： 1 ） ， USB ，再加上超级I / O
支持单处理器或双处理器系统
I
2
C串行配置接口提供输出时钟
禁用等功能
MODE输入引脚选择可选的电源管理
输入控制引脚
两个固定输出分别选择24或48MHz的
独立的2.5V和3.3V电源引脚
2.5V或3.3V输出： CPU ， IOAPIC
3.3V输出： SDRAM ， PCI ，楼盘， 48/24 MHz的
CPU 3.3_2.5 ＃逻辑引脚来调节输出强度
无电源顺序的要求
使用外部14.318MHz晶振
48引脚300密耳SSOP和240万TSSOP
输出使能寄存器
串行端口控制：
1 =启用
0 =禁用
引脚配置
框图
48引脚SSOP & TSSOP
VDD（ 1:4） 3.3V±10 ％ ， VDDL1 ， 2 2.5 ±5％或3.3 ±10％ 0-70
°
C
晶体（ X1，X2） = 14.31818 MHz的
SEL
0
Pentium是英特尔公司的注册商标。
9148-12 F版99年4月1日
的功能
CPUCLK ， SDRAM
（兆赫）
60
66.6
PCICLK
（兆赫）
30
33.3
1
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议客户获取最新的
版本的所有设备数据，以验证任何信息所依赖的
客户是当前和准确。
ICS9148-12
引脚说明
引脚数
2, 1
3, 10, 17, 24,
31, 37, 43
4
5
6
7, 15
8
9, 11, 12, 13, 14, 16
18
19
20
21
22
23
25
26
引脚名称
REF （0： 1）
GND
X1
X2
模式
VDD2
PCICLK_F
PCICLK （0： 5）
SEL66/60#
SDATA
SCLK
VDD4
48/24MHzA
48/24MHzB
VD
SDRAM7
PCI_STOP ＃
SDRAM6
CPU_STOP ＃
VDD3
VDDL2
CPUCLK （0 ：3）的
SDRAM（ 0 ：5）
PWR_DWN ＃
IOAPIC
VDDL1
CPU3.3-2.5#
VDD1
TYPE
OUT
PW
IN
OU牛逼
IN
PWR
OUT
OUT
IN
IN
IN
PWR
OUT
OUT
PWR
OUT
IN
OUT
IN
PWR
PWR
OUT
OUT
IN
OUT
PWR
IN
PWR
描述
参考时钟输出
接地（公共）
晶体或参考输入，具有内部晶体负载上限
晶振输出，具有内部负载上限和反馈
电阻X1
输入功能选择
供应PCICLK_F ， PCICLK （ 0 ： 5 ） ，标称3.3V
自由运行PCI时钟，不影响PCI_STOP ＃
PCI时钟
选择的60MHz或66.6MHz频率范围内的SDRAM和CPU
I
2
C数据输入
I
2
时钟输入
供应48 / 24MHzA ， 48 / 24MHzB ，标称3.3V
48 / 24MHz的输出驱动器为USB或超级I / O
48 / 24MHz的输出驱动器为USB或超级I / O
供应PLL内核，标称3.3V
SDRAM时钟60 / 66.6MHz频率范围内（选择）
暂停PCI总线（0： 5）在逻辑"0"水平时低
SDRAM时钟60 / 66.6MHz频率范围内（选择）
停止CPU时钟的逻辑"0"水平低时，
供应SDRAM （ 0 ： 5 ） ， SDRAM6 / CPU_STOP ＃ ，
SDRAM7 / PCI_STOP ＃ ，标称3.3V
供应为CPUCLK （0： 3） ，无论是2.5或3.3V标称
CPUCLK时钟输出，搭载VDDL2
在60或66.6MHz频率范围内的SDRAM时钟（选择）
关断芯片，低电平有效
IOAPIC时钟输出， （ 14.318MHz ）搭载VDDL1
供应IOAPIC ，无论是2.5或3.3V标称
3.3或2.5 VDD缓冲强度选择，已上拉至VDD ，
标称30K的电阻。
供应REF （ 0 ： 1 ） ， X1，X2 ，标称3.3V
27
28, 34
40
42, 41, 39, 38
36, 35, 33, 32, 30, 29
44
45
46
47
48
电源组
VDD =供应的PLL内核
VDD1 = REF （0： 1）中， X1，X2
VDD2 = PCICLK_F ， PCICLK （0： 5）
VDD3 = SDRAM（ 0 ：5）， SDRAM6 / CPU_STOP ＃ ， SDRAM7 / PCI_STOP ＃
VDD4 = 48 / 24MHzA ， 48 / 24MHzB
VDDL1 = IOAPIC
VDDL2 = CPUCLK （0 ：3）的
2
ICS9148-12
上电条件
SEL六十零分之六十六＃
模式
针＃
38, 39, 41, 42
36, 35, 33, 32,
30, 29, 27, 26
16, 14, 13, 12,
11, 9, 8
38, 39, 41, 42
36, 35, 33, 32,
30, 29, 27, 26
16, 14, 13, 12,
11, 9, 8
26
27
8
1
0
38, 39, 41, 42
36, 35, 33, 32,
30, 29
16, 14, 13, 12,
11, 9
26
27
8
0
0
38, 39, 41, 42
36, 35, 33, 32,
30, 29
16, 14, 13, 12,
11, 9
CPUCLKs
SDRAM
pciclks
CPUCLKs
SDRAM
pciclks
PCI_STOP ＃
CPU_STOP ＃
PCICLK_F
描述
CPUCLKs
SDRAM
pciclks
CPUCLKs
SDRAM
pciclks
PCI_STOP ＃
CPU_STOP ＃
PCICLK_F
功能
66.6兆赫 - 瓦特/串行配置启用/禁用
66.6兆赫 - 所有SDRAM输出
33.3兆赫 - 瓦特/串行配置启用/禁用
60兆赫 - 瓦特/串行配置启用/禁用
60兆赫 - 瓦特/串行配置启用/禁用
30兆赫 - 瓦特/串行配置启用/禁用
电源管理， PCI （ 0 ： 5 ）时钟
停止时低
电源管理， CPU （ 0 ： 5 ）时钟
停止时低
33.3兆赫 - 33.3兆赫 - PCI时钟自由运行
电源管理
66.6兆赫 - CPU时钟瓦特/外部停止控制
串行配置单独的使能/禁止。
66.6兆赫 - SDRAM时钟瓦特/串行配置个人
启用/禁用。
33.3兆赫 - PCI时钟瓦特/停止外部控制和
串行配置单独的使能/禁止。
电源管理， PCI （ 0 ： 5 ）时钟
停止时低
电源管理， CPU （ 0 ： 5 ）时钟
停止时低
30兆赫 - PCI时钟自由运行的功率
管理
60兆赫 - CPU时钟瓦特/停止外部控制和
串行配置单独的使能/禁止。
60兆赫 - SDRAM时钟瓦特/串行配置个人
启用/禁用。
30兆赫 - PCI时钟瓦特/停止外部控制和
串行配置单独的使能/禁止。
1
1
0
1
例如：
a）如MODE = 1时，引脚26和27分别被配置为SDRAM7和SDRAM6 。
b）如MODE = 0时，销26和27被配置为分别PCI_STOP ＃和CPU_STOP ＃ 。
上电默认条件
在上电和器件编程之前，所有的时钟将默认为已启用，并??上？条件。这是随后产生的频率
都在MODE引脚如图见下表。
时钟
REF （0： 1）
我OA P I C 0
48/24 MHz的
D E FAU LT C 0 N D I T I O北， P OW ê的R - ü P
14.31818 MHz的
14.31818 MHz的
48兆赫
3
ICS9148-12
技术引脚功能描述
VDD(1,2,3,4)
这是在电源的内部核心逻辑
装置以及时钟输出缓冲器REF（ 0 ：1），
PCICLK ， 48 / 24MHzA / B和SDRAM （0 ：7）。
此引脚工作在3.3V电压。从列出的时钟
缓冲区，它供应将有来自地面的电压摆幅
到这个程度。对于实际的保证高和低电压
对于钟平，详情请咨询直流参数表
本数据表中。
VDDL1,2
这是电源的CPUCLK和IOAPCI
输出缓冲器。这些输出的电压电平可以是
2.5 3.3volts 。从缓冲器的时钟，每个供应
将有来自地面的电压摆幅到这个水平。对于
这些实际保证高和低电压电平
钟表，详情请咨询直流参数表中该数据
表。
GND
这是电源接地（或负）的返回
脚为内部核心逻辑，所有的输出缓冲器。
X1
该输入引脚提供两个功能之一。当该装置
用于与一个晶体，X 1作为输入引脚为
这源于离散晶体参考信号。当
该装置是由一个外部时钟信号驱动时， X1为
器件输入引脚的参考时钟。该引脚还
实现了内部晶体负载电容是
连接到地。请参阅数据表，其值
电容。
X2
该输出引脚用于只有当设备使用水晶
作为基准频率源。在这种操作模式下，
X2是推动（或的激励）的离散输出信号
水晶。 X2引脚也将实施内部晶体
负载电容器，其连接到地。看到数据
表此电容的值。
CPUCLK （0 ：3）的
这些输出引脚的时钟输出驱动处理器
等CPU相关电路需要时钟其中
在紧张的偏差容忍度与CPU时钟。电压
这些时钟的摆动是由电压电平控制
施加于器件的VDDL2销。请参阅功能
表中为特定频率的可用的列表
这些时钟和选择代码生成它们。
SDRAM（ 0：7 ）
这些输出时钟被使用来驱动动态RAM ?? s和
是CPU时钟的低偏移副本。的电压摆幅
的SDRAM ？的输出由电源电压控制的
被施加到该装置的VDD3 ，为3.3伏。
48 / 24MHzA ，B
这是通常所采用的固定频率的时钟输出
驾驶超级I / O设备。输出A和B被限定为
24或48MHz的由我
2
C寄存器（见附表） 。
IOAPIC
这个输出是一个运行在固定频率输出时钟
参考输入（通常为14.31818MHz ） 。其电压电平
秋千是由VDDL1控制，可在2.5或操作
3.3volts.
REF （0： 1）
在REF输出是固定的，在运行频率时钟
相同的频率的输入参考时钟X1或所述
水晶（通常为14.31818MHz ）连接跨X1和
X2.
PCICLK_F
该输出等于PCICLK （ 0 ： 5 ）和自由运行，
并且不会被PCI_STP ＃停止。
PCICLK （0： 5）
这些输出时钟产生所有的PCI时序要求
对于奔腾/ Pro的基础系统。它们符合
目前的PCI规格。他们跑1/2的CPU频率。
SELECT 66.6 / 60MHz的＃
该输入引脚控制时钟的频率
CPU ， PCICLK和SDRAM输出引脚。如果?? 1逻辑？值
出现在这个引脚上， 66.6 MHz的时钟将被选中。
如果一个逻辑?? 0 ??被使用时， 60MHz的频率将被选中。
模式
该输入引脚用于选择的输入功能
I/
O引脚。低电平有效将会把I / O引脚的输入
模式，使那些停止时钟功能。
4
ICS9148-12
技术引脚功能描述
CPU3.3_2.5#
该输入引脚控制CPU和IOAPIC输出缓冲器
强度歪斜匹配的CPU和SDRAM输出
补偿所述外部VDDL供给条件。这是
重要在选择电源时，才能使用此功能
要求VDDL1,2 。逻辑?? 0 ?? （地）将指示
2.5V操作和?? 1 ??逻辑将显示工作电压为3.3V 。
该引脚具有内部上拉电阻连接到VDD 。
PWR_DWN ＃
这是用于功率异步低电平有效的输入引脚
断器件进入低功耗状态，通过不拆卸
电源。内部时钟被禁止和VCO
和晶都停了下来。断电也将会把所有的
该输出状态为低，在它们的当前循环结束。
关机的等待时间不会超过3毫秒。该
I
2
C输入端将三态，该设备将保留一切
编程信息。该输入引脚时才有效
MODE = 0 （电源管理模式）
CPU_STOP ＃
这是用来停止同步活跃的低输入引脚
CPUCLK时钟处于低电平状态。所有其他时钟
包括SDRAM时钟将继续，而这种运行
功能。该CPUCLK ？的将有一个开启
中的至少3个CPU时钟周期的延迟。该输入引脚才有效
当MODE = 0 （电源管理模式）
PCI_STOP ＃
这是用来停止同步活跃的低输入引脚
PCICLK时钟处于低电平状态。它不会影响
PCICLK_F也没有任何其他的输出。该输入引脚才有效
当MODE = 0 （电源管理模式）
I
2
C
在SDATA和SCLOCK输入是用编程
装置。时钟发生器是在从机接收器
I
2
C协议。这将允许回读寄存器。看
配置映射寄存器的功能。在我
2
C
规范飞利浦I
2
外设数据手册
（ 1996年） ，应遵循。
5
集成
电路
系统公司
ICS9148-12
奔腾/临
TM
系统时钟芯片
概述
该
ICS9148-12
是一个时钟合成器芯片和奔腾
PentiumPro基于CPU的台式机/笔记本电脑系统将
提供所有必要的时钟定时。
其特点包括4强劲的CPU ， 7个PCI和八个
SDRAM时钟。两个参考输出可等于
晶振的频率。强大的驱动器输出CPUCLK
通常提供大于1 V / ns的转换速率为20pF的
负载。本设备都符合，2兴衰要求
每个CPU输出（负载即一个时钟CPU和NB芯片组，
一个时钟两个二级缓存输入） 。
PWR_DWN ＃引脚允许低功耗模式下停止晶
OSC和PLL阶段。对于可选的电源管理，
CPU_STOP ＃可以停止CPU （ 0 ： 3 ）时钟和PCI_STOP ＃
将停止PCICLK （ 0 ： 5 ）时钟。 CPU和IOAPIC输出
缓冲强度CPU 3.3_2.5 ＃引脚控制相匹配
VDDL电压。
PCICLK输出通常提供比1V / ns的压摆率更好
到30pF的负载，同时保持50±5 ％的占空比。在REF
时钟输出通常提供比0.5V更好/ ns的压摆率。
该
ICS9148-12
接受一个14.318MHz的参考晶体或
时钟作为输入，并可以运行在3.3V内核电源。
特点
CPU输出的每个引脚的多个负载更强的驱动器
（如CPU和NB一个引脚上）
产生的系统时钟为CPU ， IOAPIC ， SDRAM ，
PCI ，加上14.314兆赫REF （ 0 ： 1 ） ， USB ，再加上超级I / O
支持单处理器或双处理器系统
I
2
C串行配置接口提供输出时钟
禁用等功能
MODE输入引脚选择可选的电源管理
输入控制引脚
两个固定输出分别选择24或48MHz的
独立的2.5V和3.3V电源引脚
2.5V或3.3V输出： CPU ， IOAPIC
3.3V输出： SDRAM ， PCI ，楼盘， 48/24 MHz的
CPU 3.3_2.5 ＃逻辑引脚来调节输出强度
无电源顺序的要求
使用外部14.318MHz晶振
48引脚300密耳SSOP和240万TSSOP
输出使能寄存器
串行端口控制：
1 =启用
0 =禁用
引脚配置
框图
48引脚SSOP & TSSOP
VDD（ 1:4） 3.3V±10 ％ ， VDDL1 ， 2 2.5 ±5％或3.3 ±10％ 0-70
°
C
晶体（ X1，X2） = 14.31818 MHz的
SEL
0
Pentium是英特尔公司的注册商标。
9148-12 F版99年4月1日
的功能
CPUCLK ， SDRAM
（兆赫）
60
66.6
PCICLK
（兆赫）
30
33.3
1
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议客户获取最新的
版本的所有设备数据，以验证任何信息所依赖的
客户是当前和准确。
ICS9148-12
引脚说明
引脚数
2, 1
3, 10, 17, 24,
31, 37, 43
4
5
6
7, 15
8
9, 11, 12, 13, 14, 16
18
19
20
21
22
23
25
26
引脚名称
REF （0： 1）
GND
X1
X2
模式
VDD2
PCICLK_F
PCICLK （0： 5）
SEL66/60#
SDATA
SCLK
VDD4
48/24MHzA
48/24MHzB
VD
SDRAM7
PCI_STOP ＃
SDRAM6
CPU_STOP ＃
VDD3
VDDL2
CPUCLK （0 ：3）的
SDRAM（ 0 ：5）
PWR_DWN ＃
IOAPIC
VDDL1
CPU3.3-2.5#
VDD1
TYPE
OUT
PW
IN
OU牛逼
IN
PWR
OUT
OUT
IN
IN
IN
PWR
OUT
OUT
PWR
OUT
IN
OUT
IN
PWR
PWR
OUT
OUT
IN
OUT
PWR
IN
PWR
描述
参考时钟输出
接地（公共）
晶体或参考输入，具有内部晶体负载上限
晶振输出，具有内部负载上限和反馈
电阻X1
输入功能选择
供应PCICLK_F ， PCICLK （ 0 ： 5 ） ，标称3.3V
自由运行PCI时钟，不影响PCI_STOP ＃
PCI时钟
选择的60MHz或66.6MHz频率范围内的SDRAM和CPU
I
2
C数据输入
I
2
时钟输入
供应48 / 24MHzA ， 48 / 24MHzB ，标称3.3V
48 / 24MHz的输出驱动器为USB或超级I / O
48 / 24MHz的输出驱动器为USB或超级I / O
供应PLL内核，标称3.3V
SDRAM时钟60 / 66.6MHz频率范围内（选择）
暂停PCI总线（0： 5）在逻辑"0"水平时低
SDRAM时钟60 / 66.6MHz频率范围内（选择）
停止CPU时钟的逻辑"0"水平低时，
供应SDRAM （ 0 ： 5 ） ， SDRAM6 / CPU_STOP ＃ ，
SDRAM7 / PCI_STOP ＃ ，标称3.3V
供应为CPUCLK （0： 3） ，无论是2.5或3.3V标称
CPUCLK时钟输出，搭载VDDL2
在60或66.6MHz频率范围内的SDRAM时钟（选择）
关断芯片，低电平有效
IOAPIC时钟输出， （ 14.318MHz ）搭载VDDL1
供应IOAPIC ，无论是2.5或3.3V标称
3.3或2.5 VDD缓冲强度选择，已上拉至VDD ，
标称30K的电阻。
供应REF （ 0 ： 1 ） ， X1，X2 ，标称3.3V
27
28, 34
40
42, 41, 39, 38
36, 35, 33, 32, 30, 29
44
45
46
47
48
电源组
VDD =供应的PLL内核
VDD1 = REF （0： 1）中， X1，X2
VDD2 = PCICLK_F ， PCICLK （0： 5）
VDD3 = SDRAM（ 0 ：5）， SDRAM6 / CPU_STOP ＃ ， SDRAM7 / PCI_STOP ＃
VDD4 = 48 / 24MHzA ， 48 / 24MHzB
VDDL1 = IOAPIC
VDDL2 = CPUCLK （0 ：3）的
2
ICS9148-12
上电条件
SEL六十零分之六十六＃
模式
针＃
38, 39, 41, 42
36, 35, 33, 32,
30, 29, 27, 26
16, 14, 13, 12,
11, 9, 8
38, 39, 41, 42
36, 35, 33, 32,
30, 29, 27, 26
16, 14, 13, 12,
11, 9, 8
26
27
8
1
0
38, 39, 41, 42
36, 35, 33, 32,
30, 29
16, 14, 13, 12,
11, 9
26
27
8
0
0
38, 39, 41, 42
36, 35, 33, 32,
30, 29
16, 14, 13, 12,
11, 9
CPUCLKs
SDRAM
pciclks
CPUCLKs
SDRAM
pciclks
PCI_STOP ＃
CPU_STOP ＃
PCICLK_F
描述
CPUCLKs
SDRAM
pciclks
CPUCLKs
SDRAM
pciclks
PCI_STOP ＃
CPU_STOP ＃
PCICLK_F
功能
66.6兆赫 - 瓦特/串行配置启用/禁用
66.6兆赫 - 所有SDRAM输出
33.3兆赫 - 瓦特/串行配置启用/禁用
60兆赫 - 瓦特/串行配置启用/禁用
60兆赫 - 瓦特/串行配置启用/禁用
30兆赫 - 瓦特/串行配置启用/禁用
电源管理， PCI （ 0 ： 5 ）时钟
停止时低
电源管理， CPU （ 0 ： 5 ）时钟
停止时低
33.3兆赫 - 33.3兆赫 - PCI时钟自由运行
电源管理
66.6兆赫 - CPU时钟瓦特/外部停止控制
串行配置单独的使能/禁止。
66.6兆赫 - SDRAM时钟瓦特/串行配置个人
启用/禁用。
33.3兆赫 - PCI时钟瓦特/停止外部控制和
串行配置单独的使能/禁止。
电源管理， PCI （ 0 ： 5 ）时钟
停止时低
电源管理， CPU （ 0 ： 5 ）时钟
停止时低
30兆赫 - PCI时钟自由运行的功率
管理
60兆赫 - CPU时钟瓦特/停止外部控制和
串行配置单独的使能/禁止。
60兆赫 - SDRAM时钟瓦特/串行配置个人
启用/禁用。
30兆赫 - PCI时钟瓦特/停止外部控制和
串行配置单独的使能/禁止。
1
1
0
1
例如：
a）如MODE = 1时，引脚26和27分别被配置为SDRAM7和SDRAM6 。
b）如MODE = 0时，销26和27被配置为分别PCI_STOP ＃和CPU_STOP ＃ 。
上电默认条件
在上电和器件编程之前，所有的时钟将默认为已启用，并??上？条件。这是随后产生的频率
都在MODE引脚如图见下表。
时钟
REF （0： 1）
我OA P I C 0
48/24 MHz的
D E FAU LT C 0 N D I T I O北， P OW ê的R - ü P
14.31818 MHz的
14.31818 MHz的
48兆赫
3
ICS9148-12
技术引脚功能描述
VDD(1,2,3,4)
这是在电源的内部核心逻辑
装置以及时钟输出缓冲器REF（ 0 ：1），
PCICLK ， 48 / 24MHzA / B和SDRAM （0 ：7）。
此引脚工作在3.3V电压。从列出的时钟
缓冲区，它供应将有来自地面的电压摆幅
到这个程度。对于实际的保证高和低电压
对于钟平，详情请咨询直流参数表
本数据表中。
VDDL1,2
这是电源的CPUCLK和IOAPCI
输出缓冲器。这些输出的电压电平可以是
2.5 3.3volts 。从缓冲器的时钟，每个供应
将有来自地面的电压摆幅到这个水平。对于
这些实际保证高和低电压电平
钟表，详情请咨询直流参数表中该数据
表。
GND
这是电源接地（或负）的返回
脚为内部核心逻辑，所有的输出缓冲器。
X1
该输入引脚提供两个功能之一。当该装置
用于与一个晶体，X 1作为输入引脚为
这源于离散晶体参考信号。当
该装置是由一个外部时钟信号驱动时， X1为
器件输入引脚的参考时钟。该引脚还
实现了内部晶体负载电容是
连接到地。请参阅数据表，其值
电容。
X2
该输出引脚用于只有当设备使用水晶
作为基准频率源。在这种操作模式下，
X2是推动（或的激励）的离散输出信号
水晶。 X2引脚也将实施内部晶体
负载电容器，其连接到地。看到数据
表此电容的值。
CPUCLK （0 ：3）的
这些输出引脚的时钟输出驱动处理器
等CPU相关电路需要时钟其中
在紧张的偏差容忍度与CPU时钟。电压
这些时钟的摆动是由电压电平控制
施加于器件的VDDL2销。请参阅功能
表中为特定频率的可用的列表
这些时钟和选择代码生成它们。
SDRAM（ 0：7 ）
这些输出时钟被使用来驱动动态RAM ?? s和
是CPU时钟的低偏移副本。的电压摆幅
的SDRAM ？的输出由电源电压控制的
被施加到该装置的VDD3 ，为3.3伏。
48 / 24MHzA ，B
这是通常所采用的固定频率的时钟输出
驾驶超级I / O设备。输出A和B被限定为
24或48MHz的由我
2
C寄存器（见附表） 。
IOAPIC
这个输出是一个运行在固定频率输出时钟
参考输入（通常为14.31818MHz ） 。其电压电平
秋千是由VDDL1控制，可在2.5或操作
3.3volts.
REF （0： 1）
在REF输出是固定的，在运行频率时钟
相同的频率的输入参考时钟X1或所述
水晶（通常为14.31818MHz ）连接跨X1和
X2.
PCICLK_F
该输出等于PCICLK （ 0 ： 5 ）和自由运行，
并且不会被PCI_STP ＃停止。
PCICLK （0： 5）
这些输出时钟产生所有的PCI时序要求
对于奔腾/ Pro的基础系统。它们符合
目前的PCI规格。他们跑1/2的CPU频率。
SELECT 66.6 / 60MHz的＃
该输入引脚控制时钟的频率
CPU ， PCICLK和SDRAM输出引脚。如果?? 1逻辑？值
出现在这个引脚上， 66.6 MHz的时钟将被选中。
如果一个逻辑?? 0 ??被使用时， 60MHz的频率将被选中。
模式
该输入引脚用于选择的输入功能
I/
O引脚。低电平有效将会把I / O引脚的输入
模式，使那些停止时钟功能。
4
ICS9148-12
技术引脚功能描述
CPU3.3_2.5#
该输入引脚控制CPU和IOAPIC输出缓冲器
强度歪斜匹配的CPU和SDRAM输出
补偿所述外部VDDL供给条件。这是
重要在选择电源时，才能使用此功能
要求VDDL1,2 。逻辑?? 0 ?? （地）将指示
2.5V操作和?? 1 ??逻辑将显示工作电压为3.3V 。
该引脚具有内部上拉电阻连接到VDD 。
PWR_DWN ＃
这是用于功率异步低电平有效的输入引脚
断器件进入低功耗状态，通过不拆卸
电源。内部时钟被禁止和VCO
和晶都停了下来。断电也将会把所有的
该输出状态为低，在它们的当前循环结束。
关机的等待时间不会超过3毫秒。该
I
2
C输入端将三态，该设备将保留一切
编程信息。该输入引脚时才有效
MODE = 0 （电源管理模式）
CPU_STOP ＃
这是用来停止同步活跃的低输入引脚
CPUCLK时钟处于低电平状态。所有其他时钟
包括SDRAM时钟将继续，而这种运行
功能。该CPUCLK ？的将有一个开启
中的至少3个CPU时钟周期的延迟。该输入引脚才有效
当MODE = 0 （电源管理模式）
PCI_STOP ＃
这是用来停止同步活跃的低输入引脚
PCICLK时钟处于低电平状态。它不会影响
PCICLK_F也没有任何其他的输出。该输入引脚才有效
当MODE = 0 （电源管理模式）
I
2
C
在SDATA和SCLOCK输入是用编程
装置。时钟发生器是在从机接收器
I
2
C协议。这将允许回读寄存器。看
配置映射寄存器的功能。在我
2
C
规范飞利浦I
2
外设数据手册
（ 1996年） ，应遵循。
5
QQ：2880707522 复制
