集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
F
EATURES
4个LVCMOS / LVTTL输出， 7Ω典型的输出阻抗
可选CLK0 ， nCLK0或CLK1 ， nCLK1时钟输入
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
在nCLK0和nCLK1内部偏置支持
在CLK0和CLK1输入LVCMOS / LVTTL电平
输出频率范围： 15.625MHz到250MHz的
输入频率范围： 15.625MHz到250MHz的
VCO范围：为250MHz至500MHz
为“零延迟”时钟再生外部反馈
具有可配置频率
可编程分频器允许以下输出至输入
频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8
完全集成的PLL
周期到周期抖动： 45ps （最大）
输出偏斜： 45ps （最大）
静态相位偏移量： 50 ±精度为125ps （ 3.3V ± 5 ％ ）
全3.3V或2.5V工作电源
5V容限输入
提供无铅封装
可根据要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS87004是一种用途极广的1 ： 4差模
到LVCMOS / LVTTL时钟发生器和MEM-
HiPerClockS
在HiPerClockS 系列高Perfor-的误码率
曼斯时钟解决方案，从ICS 。该ICS87004
有两个可选的时钟输入。在CLK0 ， nCLK0
与CLK1 ， nCLK1对可以接受最标准差
输入电平。在nCLK0和nCLK1输入内部偏置
允许CLK0和CLK1输入接受LVCMOS / LVTTL 。
该ICS87004有一个完全集成的PLL和可配置
零延迟缓冲器，乘法器或除法器，并具有一个输入端和
15.625MHz的输出频率范围为250MHz 。在为参考
ENCE分频器，反馈分频器和输出分频器各
可编程的，从而允许对于下面的输出，用于─
输入频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8 。该克斯特
最终的反馈使器件可以实现“零延迟”之间
输入时钟和输出时钟。该PLL_SEL引脚可
用于绕过PLL为系统测试和调试的目的。在
旁路模式中，参考时钟被路由周围锁相环
及到内部输出分频器。
ICS
B
LOCK
D
IAGRAM
PLL_SEL
÷2, ÷4, ÷8, ÷16,
÷32
,
÷64, ÷128
0
P
IN
A
SSIGNMENT
Q0
0
GND
Q0
V
DD
o
SEL0
SEL1
SEL2
SEL3
CLK_SEL
V
DD
CLK0
nCLK0
GND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
Q1
V
DDO
Q2
GND
Q3
V
DDO
MR
FB_IN
PLL_SEL
CLK1
nCLK1
V
DDA
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
Q1
1
1
PLL
Q2
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
Q3
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
G封装
顶视图
SEL0
SEL1
SEL2
SEL3
MR
87004AG
www.icst.com/products/hiperclocks.html
1
REV 。一个2004年6月16日
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
TYPE
动力
产量
动力
输入
输入
动力
输入
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 12, 21
2, 20, 22, 24
3, 19, 23
4, 5, 6, 7
8
9
10
名字
GND
Q0, Q3,
Q2, Q1
V
DDO
SEL0 ， SEL1 ，
SEL2 ， SEL3
CLK_SEL
V
DD
CLK0
电源接地。
时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚。
确定表3中的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
时钟选择输入。当HIGH ，选用差分CLK1 ， nCLK1 。
下拉低电平时，选择差异CLK0 ， nCLK0 。
LVCMOS / LVTTL接口电平。
核心供电引脚。
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
11
nCLK0
输入
下拉
13
V
DDA
动力
模拟电源引脚。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
14
nCLK1
输入
下拉
15
CLK1
输入
下拉非INVER婷差分时钟输入。
锁相环和基准时钟作为输入到分频器之间进行选择。
16
PLL_SEL
输入
上拉
当低，选择的参考时钟（ PLL旁路） 。当高，
选择锁相环（ PLL使能）。 LVCMOS / LVTTL接口电平。
LVCMOS / LVTTL的反馈输入到相位检测器，用于再生
17
FB_IN
输入
下拉时钟与"zero delay" 。连接到输出端之一。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
18
MR
输入
下拉复位引起的输出变为低电平。当逻辑低电平时，内部
分频器和输出被使能。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
V
DD
, V
DDA
, V
DDO
= 3.465V
V
DD
, V
DDA
, V
DDO
= 2.625V
5
7
测试条件
最低
典型
4
51
51
23
17
12
最大
单位
pF
K
K
pF
pF
87004AG
www.icst.com/products/hiperclocks.html
2
REV 。一个2004年6月16日
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
输出
PLL_SEL = 1
PLL使能模式
Q0:Q3
÷1
÷1
÷1
÷1
÷2
÷2
÷2
÷4
÷4
÷8
x2
x2
x2
x4
x4
x8
T
ABLE
3A 。 PLL ê
NABLE
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
性S E L0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
参考频率范围（MHz ）
125 - 250
62.5 - 125
31.25 - 62.5
15.625 -31.25
125 - 250
62.5 - 125
31.25 - 62.5
125 - 250
62.5 - 125
125 - 250
62.5 - 125
31.25 - 62.5
15.625 - 31.25
31.25 - 62.5
15.625 - 31.25
15.625 - 31.25
T
ABLE
3B 。 PLL B
YPASS
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
87004AG
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
性S E L0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
输出
PLL_SEL = 0
PLL旁路模式
Q0:Q3
÷8
÷8
÷8
÷ 16
÷ 16
÷ 16
÷ 32
÷ 32
÷ 64
÷ 128
÷4
÷4
÷8
÷2
÷4
÷2
REV 。一个2004年6月16日
www.icst.com/products/hiperclocks.html
3
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
100
16
6
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V±5%
OR
2.5V ±5％， TA = 0℃下
TO
70°C
符号
V
IH
参数
输入
高压
输入
低电压
PLL_SEL ， CLK_SEL ，
SEL0 ， SEL1，SEL2 ， SEL3 ，
FB_IN ，MR
PLL_SEL ， CLK_SEL ，
SEL0 ， SEL1，SEL2 ， SEL3 ，
FB_IN ，MR
CLK_SEL ， MR， FB_IN ，
SEL0 ， SEL1，SEL2 ， SEL3
PLL_SEL
CLK_SEL ， MR， FB_IN ，
SEL0 ， SEL1，SEL2 ， SEL3
PLL_SEL
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
V
DDO
= 3.465V
V
DDO
= 2.625V
-5
-150
2.6
1.8
0.5
测试条件
最小典型
2
最大
V
DD
+ 0.3
单位
V
V
IL
-0.3
0.8
150
5
V
A
A
A
A
V
V
V
I
IH
输入
HIGH CURRENT
I
IL
输入
低电流
V
OH
输出高电压;注1
输出低电压;注1
V
DDO
= 3.465V或2.625V
V
OL
注1 ：输出端接50
到V
DDO
/ 2 。在参数测量信息部分，
SEE
输出负载测试电路图。
87004AG
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4
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集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
测试条件
CLK0 ， CLK1
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
-5
-150
最低
典型
最大
150
150
单位
A
A
A
A
V
V
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V±5%
OR
2.5V ±5％， TA = 0℃下
TO
70°C
符号参数
I
IH
输入高电流
nCLK0 ， nCLK1
CLK0 ， CLK1
I
IL
输入低电平电流
nCLK0 ， nCLK1
峰 - 峰值输入电压
0.15
1.3
共模输入电压;
GND + 0.5
V
DD
- 0.85
V
CMR
注1,2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK0 ， nCLK0和CLK1 ， nCLK1为V
DD
+ 0.3V.
V
PP
T
ABLE
4D 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 2.5V ±5％， TA = 0℃下
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
2.375
2.375
2.375
典型
2.5
2.5
2.5
最大
2.625
2.625
2.625
96
15
6
单位
V
V
V
mA
mA
mA
87004AG
www.icst.com/products/hiperclocks.html
5
REV 。一个2004年6月16日
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
F
EATURES
4个LVCMOS / LVTTL输出， 7Ω典型的输出阻抗
可选CLK0 ， nCLK0或CLK1 ， nCLK1时钟输入
CLKX ， nCLKx对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
在nCLK0和nCLK1内部偏置支持
在CLK0和CLK1输入LVCMOS / LVTTL电平
输出频率范围： 15.625MHz到250MHz的
输入频率范围： 15.625MHz到250MHz的
VCO范围：为250MHz至500MHz
为“零延迟”时钟再生外部反馈
具有可配置频率
可编程分频器允许以下输出至输入
频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8
完全集成的PLL
周期到周期抖动： 45ps （最大）
输出偏斜： 45ps （最大）
静态相位偏移量： 50 ±精度为125ps （ 3.3V ± 5 ％ ）
全3.3V或2.5V工作电源
5V容限输入
提供无铅封装
可根据要求提供工业级温度信息
G
ENERAL
D
ESCRIPTION
该ICS87004是一种用途极广的1 ： 4差模
到LVCMOS / LVTTL时钟发生器和MEM-
HiPerClockS
在HiPerClockS 系列高Perfor-的误码率
曼斯时钟解决方案，从ICS 。该ICS87004
有两个可选的时钟输入。在CLK0 ， nCLK0
与CLK1 ， nCLK1对可以接受最标准差
输入电平。在nCLK0和nCLK1输入内部偏置
允许CLK0和CLK1输入接受LVCMOS / LVTTL 。
该ICS87004有一个完全集成的PLL和可配置
零延迟缓冲器，乘法器或除法器，并具有一个输入端和
15.625MHz的输出频率范围为250MHz 。在为参考
ENCE分频器，反馈分频器和输出分频器各
可编程的，从而允许对于下面的输出，用于─
输入频率比：8：1 ，4： 1,2： 1,1： 1,1： 2,1： 4,1： 8 。该克斯特
最终的反馈使器件可以实现“零延迟”之间
输入时钟和输出时钟。该PLL_SEL引脚可
用于绕过PLL为系统测试和调试的目的。在
旁路模式中，参考时钟被路由周围锁相环
及到内部输出分频器。
ICS
B
LOCK
D
IAGRAM
PLL_SEL
÷2, ÷4, ÷8, ÷16,
÷32
,
÷64, ÷128
0
P
IN
A
SSIGNMENT
Q0
0
GND
Q0
V
DD
o
SEL0
SEL1
SEL2
SEL3
CLK_SEL
V
DD
CLK0
nCLK0
GND
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
Q1
V
DDO
Q2
GND
Q3
V
DDO
MR
FB_IN
PLL_SEL
CLK1
nCLK1
V
DDA
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
Q1
1
1
PLL
Q2
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
Q3
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
G封装
顶视图
SEL0
SEL1
SEL2
SEL3
MR
87004AG
www.icst.com/products/hiperclocks.html
1
REV 。一个2004年6月16日
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
TYPE
动力
产量
动力
输入
输入
动力
输入
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 12, 21
2, 20, 22, 24
3, 19, 23
4, 5, 6, 7
8
9
10
名字
GND
Q0, Q3,
Q2, Q1
V
DDO
SEL0 ， SEL1 ，
SEL2 ， SEL3
CLK_SEL
V
DD
CLK0
电源接地。
时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
输出电源引脚。
确定表3中的输出分频器值。
下拉
LVCMOS / LVTTL接口电平。
时钟选择输入。当HIGH ，选用差分CLK1 ， nCLK1 。
下拉低电平时，选择差异CLK0 ， nCLK0 。
LVCMOS / LVTTL接口电平。
核心供电引脚。
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
11
nCLK0
输入
下拉
13
V
DDA
动力
模拟电源引脚。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
14
nCLK1
输入
下拉
15
CLK1
输入
下拉非INVER婷差分时钟输入。
锁相环和基准时钟作为输入到分频器之间进行选择。
16
PLL_SEL
输入
上拉
当低，选择的参考时钟（ PLL旁路） 。当高，
选择锁相环（ PLL使能）。 LVCMOS / LVTTL接口电平。
LVCMOS / LVTTL的反馈输入到相位检测器，用于再生
17
FB_IN
输入
下拉时钟与"zero delay" 。连接到输出端之一。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分隔为
18
MR
输入
下拉复位引起的输出变为低电平。当逻辑低电平时，内部
分频器和输出被使能。 LVCMOS / LVTTL接口电平。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
V
DD
, V
DDA
, V
DDO
= 3.465V
V
DD
, V
DDA
, V
DDO
= 2.625V
5
7
测试条件
最低
典型
4
51
51
23
17
12
最大
单位
pF
K
K
pF
pF
87004AG
www.icst.com/products/hiperclocks.html
2
REV 。一个2004年6月16日
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
输出
PLL_SEL = 1
PLL使能模式
Q0:Q3
÷1
÷1
÷1
÷1
÷2
÷2
÷2
÷4
÷4
÷8
x2
x2
x2
x4
x4
x8
T
ABLE
3A 。 PLL ê
NABLE
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
性S E L0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
参考频率范围（MHz ）
125 - 250
62.5 - 125
31.25 - 62.5
15.625 -31.25
125 - 250
62.5 - 125
31.25 - 62.5
125 - 250
62.5 - 125
125 - 250
62.5 - 125
31.25 - 62.5
15.625 - 31.25
31.25 - 62.5
15.625 - 31.25
15.625 - 31.25
T
ABLE
3B 。 PLL B
YPASS
F
油膏
T
ABLE
输入
SEL3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
87004AG
SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
性S E L0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
输出
PLL_SEL = 0
PLL旁路模式
Q0:Q3
÷8
÷8
÷8
÷ 16
÷ 16
÷ 16
÷ 32
÷ 32
÷ 64
÷ 128
÷4
÷4
÷8
÷2
÷4
÷2
REV 。一个2004年6月16日
www.icst.com/products/hiperclocks.html
3
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
70 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％， TA = 0℃下
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
最大
3.465
3.465
3.465
100
16
6
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V±5%
OR
2.5V ±5％， TA = 0℃下
TO
70°C
符号
V
IH
参数
输入
高压
输入
低电压
PLL_SEL ， CLK_SEL ，
SEL0 ， SEL1，SEL2 ， SEL3 ，
FB_IN ，MR
PLL_SEL ， CLK_SEL ，
SEL0 ， SEL1，SEL2 ， SEL3 ，
FB_IN ，MR
CLK_SEL ， MR， FB_IN ，
SEL0 ， SEL1，SEL2 ， SEL3
PLL_SEL
CLK_SEL ， MR， FB_IN ，
SEL0 ， SEL1，SEL2 ， SEL3
PLL_SEL
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
V
DDO
= 3.465V
V
DDO
= 2.625V
-5
-150
2.6
1.8
0.5
测试条件
最小典型
2
最大
V
DD
+ 0.3
单位
V
V
IL
-0.3
0.8
150
5
V
A
A
A
A
V
V
V
I
IH
输入
HIGH CURRENT
I
IL
输入
低电流
V
OH
输出高电压;注1
输出低电压;注1
V
DDO
= 3.465V或2.625V
V
OL
注1 ：输出端接50
到V
DDO
/ 2 。在参数测量信息部分，
SEE
输出负载测试电路图。
87004AG
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4
REV 。一个2004年6月16日
集成
电路
系统公司
ICS87004
1:4, D
。微分
-
TO
-LVCMOS / LVTTL
Z
ERO
D
ELAY
C
LOCK
G
enerator
测试条件
CLK0 ， CLK1
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= V
IN
= 3.465V,
V
DD
= V
IN
= 2.625V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V,
V
DD
= 2.625V, V
IN
= 0V
-5
-150
最低
典型
最大
150
150
单位
A
A
A
A
V
V
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V±5%
OR
2.5V ±5％， TA = 0℃下
TO
70°C
符号参数
I
IH
输入高电流
nCLK0 ， nCLK1
CLK0 ， CLK1
I
IL
输入低电平电流
nCLK0 ， nCLK1
峰 - 峰值输入电压
0.15
1.3
共模输入电压;
GND + 0.5
V
DD
- 0.85
V
CMR
注1,2
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为CLK0 ， nCLK0和CLK1 ， nCLK1为V
DD
+ 0.3V.
V
PP
T
ABLE
4D 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 2.5V ±5％， TA = 0℃下
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
2.375
2.375
2.375
典型
2.5
2.5
2.5
最大
2.625
2.625
2.625
96
15
6
单位
V
V
V
mA
mA
mA
87004AG
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QQ：2881677436 复制
