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IBM13T4644MPC2M X 6411/8/1 ， 3.3V 14 。
IBM13T4644MPC
4M ×64 SDRAM SO DIMM
特点
144引脚（新兴） JEDEC标准，8个字节
小外形双列直插内存模块
4Mx64同步DRAM SO DIMM
性能：
10
CAS延迟
f
CK
t
CK
t
AC
时钟频率
时钟周期
时钟存取时间
3
100
10
7
兆赫
ns
ns
单位
输入和输出是LVTTL （ 3.3V ）兼容
3.3V单电源
±0.3V
电源
单脉冲RAS接口
SDRAM的有四个内部银行
完全同步的时钟上升沿
数据掩码字节读/写控制
可编程操作：
- CAS延迟： 2,3
- 突发类型：顺序或交织
- 突发长度： 1 ， 2 ， 4 ， 8 ，全页（全双工
页面支持顺序突发唯一）
- 操作：突发读取和写入或多个
突发读与写单
自动刷新（ CBR）和自刷新
自动和控制预充电命令
挂起模式和掉电模式
12/8/2寻址（行/列/行）
分布在64ms的4096刷新周期
串行存在检测
卡大小： 2.66" X 1.0" X 0.149"
镀金触点
在TSOP II型封装的SDRAM
描述
IBM13T4644MPC是一个144引脚同步DRAM
小外形双列直插内存模块（ SO
DIMM ），其被组织为一个4Mx64高速
存储器阵列。在SO DIMM采用四4Mx16
在400mil TSOP II封装，实现了SDRAM的
高达100MHz的通过高速数据传输速率
采用预取/管道混合架构
支持JEDEC 1N规则，同时允许极
爆低功耗。在SO DIMM意的COM
帘布层与144引脚设置的所有JEDEC标准
SDRAM SO DIMM内存模块。
所有的控制，地址和数据输入/输出电路
与克斯特的上升沿同步
应受提供的时钟输入。所有的输入进行采样
外部提供的时钟的正边缘
（ CK0 ） 。内部工作模式由定义
在RAS ， CAS ， WE ， S0 ， DQMB的组合，
和CKE0信号。指令译码器启动
必要的定时对每个操作。 A 14位
地址总线接收的地址信息
行/列多路传输装置。
之前的任何存取操作中， CAS延迟时间，
突发类型，突发长度和突发操作类型
通过地址必须编入SO DIMM
输入A0 -A9的模式寄存器设置循环过程中。
在SO DIMM采用串行存在检测imple-
通过使用两个针的IIC串行EEPROM mented
协议。前128个字节的串行PD的数据是
所使用的DIMM的制造商。最后的128个字节
提供给客户。
所有IBM 144针SO DIMM内存模块提供了高perfor-
曼斯，在一个2.66"柔性长8字节接口
节省空间的占用。相关产品在
EDO DRAM SO DIMM的家庭。
卡大纲
（正面）
（返回）
1
2
59 61
60 62
143
144
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IBM13T4644MPC
4M ×64 SDRAM SO DIMM
引脚说明
CK0
CKE0
RAS
CAS
WE
S0
A0 - A9, A11
A10/AP
BA0 ， BA1
时钟输入
时钟使能
行地址选通
列地址选通
写使能
芯片选择
地址输入
地址输入/ Autoprecharge
SDRAM行地址
DQ0 - DQ63
DQMB0 - DQMB7
V
DD
V
SS
NC
SCL
SDA
数据输入/输出
数据屏蔽
电源（ 3.3V ）
地
无连接
串行存在检测时钟输入
串行存在检测数据
输入/输出
引脚
针＃
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
前
SIDE
V
SS
DQ0
DQ1
DQ2
DQ3
V
DD
DQ4
DQ5
DQ6
DQ7
V
SS
DQMB0
DQMB1
V
DD
A0
A1
A2
V
SS
针＃
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
后
SIDE
V
SS
DQ32
DQ33
DQ34
DQ35
V
DD
DQ36
DQ37
DQ38
DQ39
V
SS
DQMB4
DQMB5
V
DD
A3
A4
A5
V
SS
针＃
37
39
41
43
45
47
49
51
53
55
57
59
61
63
65
67
69
前
SIDE
DQ8
DQ9
DQ10
DQ11
V
DD
DQ12
DQ13
DQ14
DQ15
V
SS
针＃
38
40
42
44
46
48
后
SIDE
DQ40
DQ41
DQ42
DQ43
V
DD
DQ44
DQ45
DQ46
DQ47
V
SS
NC
NC
CKE0
V
DD
CAS
NC
NC
针＃
71
73
75
77
79
81
83
85
87
89
91
93
95
97
99
101
103
105
前
SIDE
NC
NC
V
SS
NC
NC
V
DD
DQ16
DQ17
DQ18
DQ19
V
SS
DQ20
DQ21
DQ22
DQ23
V
DD
A6
A8
针＃
72
74
76
78
80
82
84
86
88
90
92
94
96
98
100
102
104
106
后
SIDE
NC
NC
V
SS
NC
NC
V
DD
DQ48
DQ49
DQ50
DQ51
V
SS
DQ52
DQ53
DQ54
DQ55
V
DD
A7
BA0
针＃
107
109
111
113
115
117
119
121
123
125
127
129
131
133
135
137
139
141
143
前
SIDE
V
SS
A9
A10/A
P
V
DD
DQMB
2
DQMB
3
V
SS
DQ24
DQ25
DQ26
DQ27
V
DD
DQ28
DQ29
DQ30
DQ31
V
SS
SDA
V
DD
针＃
108
110
112
114
116
118
120
122
124
126
128
130
132
134
136
138
140
142
144
后
SIDE
V
SS
BA1
A11
V
DD
DQMB
6
DQMB
7
V
SS
DQ56
DQ57
DQ58
DQ59
V
DD
DQ60
DQ61
DQ62
DQ63
V
SS
SCL
V
DD
50
52
54
56
NC
58
NC
60
电压键
CK0
62
V
DD
64
RAS
66
WE
68
S0
70
所有的引脚分配是所有8个字节的版本是一致的。
订购信息
产品型号
IBM13T4644MPC-10T
组织
4Mx64
时钟周期
10ns
LEADS
金
维
2.66" x1.0" X 0.149"
动力
3.3V
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IBM13T4644MPC
4M ×64 SDRAM SO DIMM
4Mx64 SDRAM DIMM框图（ X16的SDRAM ）
WE
S0
CS
LDQM
WE
DQMB0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQMB4
D0
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
CS
LDQM
WE
D2
DQMB1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
UDQM
DQMB5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
UDQM
DQMB2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
CS
LDQM
WE
DQMB6
D1
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
CS
LDQM
WE
D3
DQMB3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
UDQM
DQMB7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
UDQM
10欧姆
CK1
*时钟布线
时钟
SDRAM的
输入
CK0
10 pF的
D0 - 3
BA0
A0 - A10, A11
V
DD
V
SS
BA0 - BAN ： SDRAM的D0 - D3
A0 -AN ： SDRAM的D0 - D3
D0 - D3
D0 - D3
RAS
CAS
CKE0
RAS ： SDRAM的D0 - D3
CAS ： SDRAM的D0 - D3
CKE ： SDRAM的D0 - D3
SCL
串行PD
SDA
A0
A1
A2
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4M ×64 SDRAM SO DIMM
输入/输出功能描述
符号
CK0
TYPE
输入
信号
脉冲
极性
积极
EDGE
功能
系统时钟输入。所有的SDRAM的输入的采样上的上升沿其
相关的时钟。
CKE0
输入
水平
激活CK0信号为高电平时，并停用它时低。
活跃的高通过停用时钟， CKE0低启动省电模式，待机模式，或
在自刷新模式。
使相关的SDRAM命令解码器时低，禁用命令
低电平有效的解码器高时。当指令译码器被禁用，新的命令
忽略，但以前的行动仍在继续。
低电平有效
—
当采样时钟， CAS ， RAS ，阳性上升沿和我们定义的
操作以由SDRAM中执行。
选择其中SDRAM银行是活跃的。
在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）
当在时钟上升沿采样。
在读或写命令周期中， A0 -A7定义的列地址（ CA0 - CA8 ）
当在时钟上升沿采样。除了列地址， AP是用来
调用autoprecharge操作在突发读或写周期的结束。如果AP处于高，
autoprecharge选择和BA0定义了银行预充电（低=银行A，
高= B银行） 。如果AP低， autoprecharge被禁用。
在一个预充电命令周期， AP的结合使用BA0来控制
银行（县）预充电。如果AP高，既银行A和银行B将预充电顾及─
BA0少的状态。如果AP处于低电平，则BA0用于该银行限定于预充电。
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
S0
RAS ， CAS
WE
BA0
输入
脉冲
输入
输入
脉冲
水平
A0 - A9, A11,
A10/AP
输入
水平
—
DQ0 - DQ63
输入
产量
水平
—
DQMB0 -
DQMB7
输入
脉冲
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态时SAM-
为高电平。在读模式， DQM有两个时钟周期的延迟和控制输出
高电平有效缓冲区等的输出使能。在写模式， DQM具有零延迟，并作为
要写入的允许输入数据的字节掩码，如果它是低但块的写操作，如果
DQM高。
电源线和地线的模块。
V
CC
, V
SS
供应
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IBM13T4644MPC
4M ×64 SDRAM SO DIMM
串行存在检测
字节＃
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6-7
8
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15
16
17
18
19
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23
24
25
26
27
28
29
30
31
32
33
34
35
36 - 61
62
63
64 - 71
72
73 - 90
91 - 92
描述
串行PD字节生产过程中写入的数
总字节数串行PD设备
基本内存类型
行数在大会地址
在大会列地址数
DIMM银行数量
大会数据宽度
本届大会的电压电平接口
在CL SDRAM设备循环时间= 3
SDRAM设备访问时间从时钟在CL = 3
DIMM配置类型
刷新率/类型
初级SDRAM设备宽度
错误检查SDRAM器件的宽度
SDRAM器件的Attr ：最小的Clk延时，随机存取上校
SDRAM器件的属性：突发长度支持
SDRAM的设备属性：设备银行数目
SDRAM的设备属性： CAS潜伏期支持
SDRAM的设备属性： CS延迟
SDRAM的设备属性： WE延迟
SDRAM模块属性
SDRAM的设备属性：一般
最小时钟周期在CL = 2
最大数据存取时间（t
AC
）从时钟在CL = 2
最小时钟周期时间在CL = 1
最大数据存取时间（t
AC
）从时钟在CL = 1
最小行预充电时间（t
RP
)
最小行主动向行活动延迟（T
RRD
)
最低RAS到CAS的延迟（T
RCD
)
最低RAS脉冲宽度（T
RAS
)
模块库密度
地址和命令设置时间时钟前
地址和命令设置时间后，时钟
之前的数据输入建立时间时钟
数据输入保持时间后，时钟
版权所有
SPD修订
校验和字节0 - 62
制造商的JEDEC的ID代码
模块制造地点
模块部件号
模块版本代码
SPD项值
128
256
SDRAM
12
8
1
x64
LVTTL
10.0ns
7.0ns
非奇偶校验
SR/1x(15.625s)
x16
不适用
1时钟
1,2,4,8 ，全页
4
2, 3
0
0
无缓冲
WR- 1 /路突发，全部预充电，
自动预充电，
V
DD
±10%
15.0ns
8.0ns
不适用
不适用
30ns
20ns
30ns
60ns
32MB
3.0
1.0
3.0
1.0
未定义
02
校验和数据
IBM
加拿大多伦多
维梅尔卡特，意大利
ASCII “ 13T4644MP ”R“ -10T ”
“R ”加ASCII空白
PD串行数据输入
（十六进制）
80
08
04
0C
08
01
4000
01
A0
70
00
80
10
00
01
8F
04
06
01
01
00
0E
F0
80
00
00
1E
14
1E
3C
08
30
10
30
10
00
02
cc
A400000000000000
91
53
313354343634344D50
rr2D31305420202020
rr20
笔记
1
2, 3
2, 3
1.
2.
3.
4.
5.
6.
cc
=
校验和数据字节， 00 -FF （十六进制）
“R”
=
字母数字版本号， A-Z ， 0-9
rr
=
ASCII编码的版本号字节的“R”
yy
=
二进制编码的十进制年份代码， 00-99 （十进制）
‘
00-63 （十六进制）
ww
=
二进制编码的十进制星期代码， 01-52 （十进制）
‘
01-34 （十六进制）
ss
=
序列号的数据字节， 00 -FF （十六进制）
IBM公司。版权所有。
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29L6293.E93850A
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