ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
G
ENERAL
D
ESCRIPTION
该ICS8524是一种低歪斜， 1至22差模
到HSTL扇出缓冲器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8524有两个选择 -
能时钟输入。在CLK ， NCLK对可以接受
大多数标准的差分输入级。在PCLK ， nPCLK对
可以接受LVPECL ， CML ，或SSTL输入电平。该装置是
内部同步以消除欠幅脉冲，对输出
在OE引脚的异步断言/取消断言。该
ICS8524的低产出和零件到部件歪斜的特点
使其非常适用于工作站，服务器和其它高性能
时钟分配的应用程序。
F
EATURES
22差分HSTL输出
每个驱动50Ω至地面的能力
可选的差分CLK ， NCLK或LVPECL时钟输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， HSTL ， SSTL ， HCSL
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
最大输出频率： 500MHz的
任何转换单端输入信号（ LVCMOS ， LVTTL ，
GTL ），以HSTL水平与NCLK输入电阻偏置
输出偏斜： 80ps （最大）
部分到部分偏斜： 700ps （最大）
抖动， RMS ： 0.04ps （典型值）
LVPECL和HSTL模式下工作电压范围： V
DD
= 3.3V ± 5%, V
DDO
= 1.6V至2V ， GND = 0V
0 ° C至85°C的工作环境温度
引脚与SY89824L和NB100EP223兼容
ICS
B
LOCK
D
IAGRAM
CLK_SEL
CLK
NCLK
PCLK
NPCLK
P
IN
A
SSIGNMENT
48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33
49
32
50
31
51
30
52
29
53
28
54
27
55
26
56
25
57
24
58
23
59
22
60
21
61
20
62
19
63
18
64
17
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
V
DDO
nQ13
Q13
nQ12
Q12
nQ11
Q11
nQ10
Q10
nQ9
Q9
nQ8
Q8
nQ7
Q7
V
DDO
0
22
22
Q0:Q21
nQ0 ： nQ21
1
LE
Q
OE
D
V
DDO
nQ6
Q6
nQ5
Q5
nQ4
Q4
nQ3
Q3
nQ2
Q2
nQ1
Q1
nQ0
Q0
V
DDO
ICS8524
V
DDO
Q14
nQ14
Q15
nQ15
Q16
nQ16
Q17
nQ17
Q18
nQ18
Q19
nQ19
Q20
nQ20
V
DDO
64引脚TQFP E-垫
10x10公厘X 1.0毫米包体
Y封装
顶视图
8524AY
www.icst.com/products/hiperclocks.html
1
V
DDO
nc
nc
V
DD
CLK
NCLK
CLK_SEL
PCLK
NPCLK
GND
OE
nc
nc
nQ21
Q21
V
DDO
REV 。 B 2007年8月1日
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 16, 17, 32,
33, 48, 49, 64
2, 3, 12, 13
4
5
6
7
8
9
10
11
14, 15
18, 19
20, 21
22, 23
24, 25
26, 27
28, 29
30, 31
34, 35
36, 37
38, 39
40, 41
42, 43
44, 45
46, 47
50, 51
52, 53
54, 55
56, 57
58, 59
60, 61
62, 63
注意：
上拉
和
名字
V
DDO
nc
V
DD
CLK
NCLK
CLK_SEL
PCLK
NPCLK
GND
OE
nQ21 ， Q21
NQ20 ， Q20
nQ19 ， Q19
nQ18 ， Q18
nQ17 ， Q17
nQ16 ， Q16
nQ15 ， Q15
nQ14 ， Q14
nQ13 ， Q13
nQ12 ， Q12
nQ11 ， Q11
nQ10 ， Q10
nQ9 ， Q9
nQ8 ， Q8
nQ7 ， Q7
nQ6 ， Q6
nQ5 ， Q5
nQ4 ， Q4
nQ3 ， Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
下拉
参考
动力
未使用
动力
输入
输入
输入
输入
输入
动力
输入
产量
产量
产量
产量
产量
TYPE
描述
输出电源引脚。
无连接。
核心供电引脚。
下拉非INVER婷差分时钟输入对。
上拉/
INVER婷差分时钟输入对。偏置到
2
/
3
V
CC
.
下拉
时钟选择输入。高电平时，选择PCLK ， nPCLK投入。
上拉
当低，选择CLK ， NCLK输入。
LVCMOS / LVTTL接口电平。
下拉非INVER婷差动LVPECL时钟输入对。
上拉/
INVER婷差动LVPECL时钟输入对。偏置到
2
/
3
V
CC
.
下拉
电源接地。
输出使能。控制启用和禁用输出
上拉
Q0 ： Q21 ， nQ0 ： nQ21 。 LVCMOS / LVTTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
内部输入电阻。见表2 ，引脚特性，为典型值。
8524AY
www.icst.com/products/hiperclocks.html
2
REV 。 B 2007年8月1日
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
37
75
最大
单位
pF
KΩ
KΩ
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
OE
0
0
1
1
CLK_SEL
0
1
0
1
输出
Q0:Q21
nQ0 ： nQ21
低
高
低
CLK
PCLK
高
NCLK
NPCLK
NCLK ，
NPCLK
CLK ， PCLK
残
启用
OE
nQ0 ： nQ21
Q0 :Q21
F
IGURE
1. OE牛逼
即时通信
D
IAGRAM
8524AY
www.icst.com/products/hiperclocks.html
3
REV 。 B 2007年8月1日
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
4.6V
-0.5V到V
DD
+ 0.5V
50mA
100mA
22.3 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
V
DD
V
DDO
I
DD
I
DDO
参数
核心供电电压
输出电源电压
电源电流
输出电源电流
空载
1
测试条件
最低
3.135
1.6
典型
3.3
1. 8
最大
3.465
2.0
220
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
OE ， CLK_SEL
OE ， CLK_SEL
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
5
单位
V
V
A
A
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
CLK ， NCLK
CLK ， NCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-150
0.15
1.3
V
DD
- 0.85
最低
典型
最大
150
单位
A
A
V
V
峰 - 峰值输入电压
V
CMR
共模输入电压;注： 1 ， 2
GND + 0.5
注1 ：共模电压定义为V
IH
.
注2：对于单端应用中，最大输入电压为CLK和NCLK为V
DD
+ 0.3V.
8524AY
www.icst.com/products/hiperclocks.html
4
REV 。 B 2007年8月1日
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
T
ABLE
4D 。 LVPECL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
PCLK ， nPCLK
PCLK ， nPCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-150
0.3
1
V
DD
最低
典型
最大
150
单位
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
GND + 1.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLK和nPCLK为V
DD
+ 0.3V.
T
ABLE
4E 。 HSTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
测试条件
最低
1.0
0
40
0.6
典型
最大
1. 4
0. 4
60
1.1
单位
V
V
%
V
峰至峰输出电压摆幅
V
摇摆
注1 ：输出端接50
Ω
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
5. AC - C
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
f
最大
t
PD
参数
输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动节
输出上升/下降时间
建立时间
保持时间
输出占空比
≤ 133MHz的
1.7
测试条件
最低
典型
最大
500
2.7
80
700
0.04
20 ％至80％
300
1.0
0.5
49
51
52
700
单位
MH
ns
ps
ps
ps
ps
ns
ns
%
%
t
SK （ O）
t
SK （PP）的
t
JIT
t
R
/ t
F
t
S
t
H
ODC
133 <
≤
266MHz
48
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
与在相同温度相等的负载条件。使用相同类型的输入端的每个设备上，
的输出在差分交叉点测定。
注4 ：该参数定义符合JEDEC标准65 。
8524AY
www.icst.com/products/hiperclocks.html
5
REV 。 B 2007年8月1日
集成
电路
系统公司
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
F
EATURES
22差分HSTL输出
每个驱动50Ω至地面的能力
可选的差分CLK ， NCLK或LVPECL时钟输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， HSTL ， SSTL ， HCSL
PCLK ， nPCLK支持以下输入类型：
LVPECL ， CML ， SSTL
最大输出频率： 500MHz的
任何转换单端输入信号（ LVCMOS ， LVTTL ，
GTL ），以HSTL水平与NCLK输入电阻偏置
输出偏斜： 80ps （最大）
部分到部分偏斜： 700ps （最大）
抖动， RMS ： 0.04ps （典型值）
LVPECL和HSTL模式下工作电压范围： V
DD
= 3.3V ± 5%, V
DDO
= 1.6V至2V ， GND = 0V
0 ° C至85°C的工作环境温度
引脚与SY89824L和NB100EP223兼容
G
ENERAL
D
ESCRIPTION
该ICS8524是一种低歪斜， 1至22差模
到HSTL扇出缓冲器和的一员
HiPerClockS
HiPerClocks 系列高性能时钟
从IC解决方案。该ICS8524有两个选择 -
能时钟输入。在CLK ， NCLK对可以接受
大多数标准的差分输入级。在PCLK ， nPCLK对
可以接受LVPECL ， CML ，或SSTL输入电平。该装置是
内部同步以消除欠幅脉冲，对输出
在OE引脚的异步断言/取消断言。该
ICS8524的低产出和零件到部件歪斜的特点
使其非常适用于工作站，服务器和其它高性能
时钟分配的应用程序。
ICS
B
LOCK
D
IAGRAM
CLK_SEL
CLK
NCLK
PCLK
NPCLK
P
IN
A
SSIGNMENT
48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33
49
32
50
31
51
30
52
29
53
28
54
27
55
26
56
25
57
24
58
23
59
22
60
21
61
20
62
19
63
18
64
17
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
V
DDO
nQ13
Q13
nQ12
Q12
nQ11
Q11
nQ10
Q10
nQ9
Q9
nQ8
Q8
nQ7
Q7
V
DDO
0
22
22
Q0:Q21
nQ0 ： nQ21
1
LE
Q
OE
D
V
DDO
nQ6
Q6
nQ5
Q5
nQ4
Q4
nQ3
Q3
nQ2
Q2
nQ1
Q1
nQ0
Q0
V
DDO
ICS8524
V
DDO
Q14
nQ14
Q15
nQ15
Q16
nQ16
Q17
nQ17
Q18
nQ18
Q19
nQ19
Q20
nQ20
V
DDO
64引脚TQFP E-垫
10x10公厘X 1.0毫米包体
Y封装
顶视图
8524AY
www.icst.com/products/hiperclocks.html
1
V
DDO
nc
nc
V
DD
CLK
NCLK
CLK_SEL
PCLK
NPCLK
GND
OE
nc
nc
nQ21
Q21
V
DDO
REV 。 B 2003年9月18日
集成
电路
系统公司
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
TYPE
动力
未使用
动力
输入
输入
输入
输入
输入
动力
输入
产量
产量
产量
产量
产量
描述
输出电源引脚。
无连接。
核心供电引脚。
下拉非INVER婷差分时钟输入对。
上拉/
INVER婷差分时钟输入对。偏置到
2
/
3
V
CC
.
下拉
时钟选择输入。高电平时，选择PCLK ， nPCLK投入。
上拉
当低，选择CLK ， NCLK输入。
LVCMOS / LVTTL接口电平。
下拉非INVER婷差动LVPECL时钟输入对。
上拉/
INVER婷差动LVPECL时钟输入对。偏置到
2
/
3
V
CC
.
下拉
电源接地。
输出使能。控制启用和禁用输出
上拉
Q0 ： Q21 ， nQ0 ： nQ21 。 LVCMOS / LVTTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 16, 17, 32,
33, 48, 49, 64
2, 3, 12, 13
4
5
6
7
8
9
10
11
14, 15
18, 19
20, 21
22, 23
24, 25
26, 27
28, 29
30, 31
34, 35
36, 37
38, 39
40, 41
42, 43
44 , 4 5
46, 47
50, 51
52, 53
54, 55
56, 57
58, 59
60, 61
62, 63
注意：
上拉
和
名字
V
DDO
nc
V
DD
CLK
NCLK
CLK_SEL
P CLK
NPCLK
GND
OE
nQ21 ， Q21
NQ20 ， Q20
nQ19 ， Q19
nQ18 ， Q18
nQ17 ， Q17
nQ16 ， Q16
nQ15 ， Q15
nQ14 ， Q14
nQ13 ， Q13
nQ12 ， Q12
nQ11 ， Q11
nQ10 ， Q10
nQ9 ， Q9
nQ8 ， Q8
nQ7 ， Q7
nQ6 ， Q6
nQ5 ， Q5
nQ4 ， Q4
nQ3 ， Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
下拉
参考
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
差分时钟输出。 HSTL接口电平。
产量
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
产量
差分时钟输出。 HSTL接口电平。
内部输入电阻。见表2 ，引脚特性，为典型值。
8524AY
www.icst.com/products/hiperclocks.html
2
REV 。 B 2003年9月18日
集成
电路
系统公司
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
测试条件
最低
典型
4
37
75
最大
单位
pF
K
K
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
OE
0
0
1
1
CLK_SEL
0
1
0
1
输出
Q0:Q21
nQ0 ： nQ21
低
高
低
CLK
PCLK
高
NCLK
NPCLK
NCLK ，
NPCLK
CLK ， PCLK
残
启用
OE
nQ0 ： nQ21
Q0 :Q21
F
IGURE
1. OE牛逼
即时通信
D
IAGRAM
8524AY
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3
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集成
电路
系统公司
ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5V
50mA
100mA
22.3 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
输出，我
O
连续电流
浪涌电流
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
V
DD
V
DDO
I
DD
I
DDO
参数
核心供电电压
Ouptut电源电压
正电源电流
输出电源电流
空载
1
测试条件
最低
3.135
1.6
典型
3.3
1.8
最大
3.465
2.0
220
单位
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
OE ， CLK_SEL
OE ， CLK_SEL
-150
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
5
单位
V
V
A
A
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号参数
I
IH
I
IL
V
PP
输入高电流
输入低电平电流
CLK ， NCLK
CLK ， NCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-150
0.15
1.3
V
DD
- 0.85
最低
典型
最大
150
单位
A
A
V
V
峰 - 峰值输入电压
V
CMR
共模输入电压;注： 1 ， 2
GND + 0.5
注1 ：共模电压定义为V
IH
.
注2：对于单端应用中，最大输入电压为CLK和NCLK为V
DD
+ 0.3V.
8524AY
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ICS8524
L
OW
S
KEW
, 1-
TO
-22
D
。微分
-
TO
-HSTL F
ANOUT
B
UFFER
测试条件
PCLK ， nPCLK
PCLK ， nPCLK
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
-150
0.3
1
V
DD
最低
典型
最大
150
单位
A
A
V
V
T
ABLE
4D 。 LVPECL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
GND + 1.5
V
CMR
注1 ：共模电压定义为V
IH
.
注2 ：对于单端应用，最大输入电压为PCLK和nPCLK为V
DD
+ 0.3V.
T
ABLE
4E 。 HSTL DC
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
V
OH
V
OL
V
OX
参数
输出高电压;注1
输出低电压;注1
输出电压交叉;注2：
测试条件
最低
1.0
0
40
0.6
典型
最大
1.4
0.4
60
1.1
单位
V
V
%
V
V
摇摆
峰至峰输出电压摆幅
注1 ：输出端接50
到地面。
注2 ：定义的相对于输出电压摆幅在给定的条件。
T
ABLE
5. AC - C
极特
,
V
DD
= 3.3V±5%, V
DDO
= 1.8V ± 0.2V ，T
A
=0°C
TO
85°C
符号
f
最大
t
PD
参数
输出频率
传播延迟;注1
输出偏斜;注2： 4
帕吨至帕吨倾斜;注3，注4
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动节
输出上升/下降时间
建立时间
保持时间
输出占空比
≤ 133MHz的
1.7
测试条件
最低
典型
最大
500
2.7
80
700
0.04
20 ％至80％
300
1.0
0.5
49
51
52
700
单位
兆赫
ns
ps
ps
ps
ps
ns
ns
%
%
t
SK （ O）
t
SK （PP）的
t
JIT
t
R
/ t
F
t
S
t
H
O DC
133 <
≤
266MHz
48
注1 ：从差动输入交叉点到差动输出交叉点测定。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注3 ：定义为扭曲在不同的设备输出，在相同的电源电压下工作的
与在相同温度相等的负载条件。使用相同类型的输入端的每个设备上，
的输出在差分交叉点测定。
注4 ：该参数定义符合JEDEC标准65 。
8524AY
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