初步
低偏移， 1 - TO- 24差模
TO- LVCMOS / LVTTL扇出缓冲器
ICS8344I-01
G
ENERAL
D
ESCRIPTION
该ICS8344I - 01是一款低电压，低偏移
扇出缓冲器和HiPerClockS的成员
HiPerClockS
家族高性能时钟解决方案
IDT 。该ICS8344I -01有两个可选的IN-时钟
放。在CLKX ， nCLKx对可以接受的最
标准的差分输入级。该ICS8344I -01被设计
翻译任何差分信号电平LVCMOS / LVTTL列弗
ELS 。低阻抗LVCMOS / LVTTL输出设计
驱动50Ω串联或并联端接的传输线。
有效的扇出可以通过利用增加至48
输出来驱动两个串联的能力终止线。
冗余时钟应用程序可以利用双时钟的
输入这也有利于电路板级测试。时钟
使能内部同步以消除欠幅脉冲上
在异步断言/取消断言输出
时钟使能引脚。输出被驱动为低电平时禁用。
该ICS8344I -01的特点是在全3.3V ，充满2.5V和
混合3.3V输入和2.5V输出工作电源模式。
F
EATURES
二十四LVCMOS / LVTTL输出，
7Ω典型的输出阻抗
两个可选的差分CLKX ， nCLKx输入
CLK0 ， nCLK0和CLK1 ， nCLK1对可以接受
下面的输入电平： LVDS ， LVPECL ， LVHSTL ， SSTL ， HCSL
最大输出
频率：
200MHz
任何转换单端输入信号， LVCMOS / LVTTL
与NCLK输入电阻偏置
同步时钟使能
输出偏斜： 250PS （最大值）
部分到部分歪斜： 1ns的（最大）
银行歪斜：精度为125ps （最大）
传播延迟： 5.25ns （最大值）
输出供电方式：
核心/输出
3.3V/3.3V
2.5V/2.5V
3.3V/2.5V
-40 ° C至85°C的工作环境温度
可用两个标准（ RoHS指令5 ）和无铅（ RoHS指令6 ）
套餐
IC
S
保证输出部分，以部分偏移特性使
在ICS8344I -01非常适合那些时钟分配应用程序
苛刻的良好定义的性能和可重复性。
B
LOCK
D
IAGRAM
CLK_SEL
CLK0
nCLK0
CLK1
nCLK1
0
1
Q0:Q7
P
IN
A
SSIGNMENT
48 47 46 45 44 43 42 41 40 39 38 37
1
2
3
4
5
48引脚LQFP
6
采用7mm x 7mm X 1.4毫米
7
包体
8
Y封装
9
顶视图
10
11
12
13 14 15 16 17 18 19 20 21 22 23 24
Q8
Q9
V
DDO
GND
Q10
Q11
Q12
Q13
V
DDO
GND
Q14
Q15
Q8:Q15
Q16:Q23
LE
Q
Q16
Q17
V
DDO
GND
Q18
Q19
Q20
Q21
V
DDO
GND
Q22
Q23
ICS8344-01
36
35
34
33
32
31
30
29
28
27
26
25
Q7
Q6
V
DDO
GND
Q5
Q4
Q3
Q2
V
DDO
GND
Q1
Q0
CLK_EN
nc
OE
CLK_EN
CLK0
nCLK0
V
DD
GND
CLK1
nCLK1
V
DD
GND
CLK_SEL
nD
OE
本文提供的初步信息代表了在预生产的产物。著名的特点是基于最初的产品特性
和/或资格。集成设备技术公司（ IDT ）保留更改任何电路或规格，恕不另行通知。
IDT
/ ICS
LVCMOS / LVTTL扇出缓冲器
1
ICS8344AYI -01 REV 。 B 2007年5月10日
ICS8344I-01
低偏移， 1至24差分至LVCMOS / LVTTL扇出缓冲器
初步
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 5, 6
7, 8, 11, 12
3, 9, 28,
34, 39, 45
4, 10, 14,18,
27, 33, 40, 46
13
15, 19
16
17
20
21
22
23
名字
Q16, Q17, Q18, Q19
Q20, Q21, Q22, Q23
V
DDO
GND
CLK_SEL
V
DD
nCLK1
CLK1
nCLK0
CLK0
CLK_EN
OE
TYPE
产量
动力
动力
输入
动力
输入
输入
输入
输入
输入
输入
描述
Q16 Q23直通输出。 7
Ω
典型的输出阻抗。
输出电源引脚。
电源接地。
时钟选择输入。当HIGH ，选择CLK1 ， NCLK输入，
下拉低电平时，选择CLK0 ， nCLK0投入。
LVCMOS / LVTTL接口levelss 。
核心供电引脚。
上拉
上拉
INVER婷差动LVPECL时钟输入。
INVER婷差动LVPECL时钟输入。
下拉非INVER婷差动LVPECL时钟输入。
下拉非INVER婷差动LVPECL时钟输入。
同步控制用于允许和禁止时钟
上拉
输出。 LVCMOS接口电平。
输出使能。控制启用和禁用输出
上拉
Q0通Q23 。 LVCMOS / LVTTL接口电平。
无连接。
24
nc
未使用
25, 26, 29, 30
Q0, Q1, Q2, Q3
产量
Q0通Q7输出。 7
Ω
典型的输出阻抗。
31, 32, 35, 36
Q4, Q5, Q6, Q7
37, 38, 41, 42
Q8, Q9, Q10, Q11
产量
Q8通Q15输出。 7
Ω
典型的输出阻抗。
43, 44, 47, 48 Q12, Q13, Q14, Q15
注意：
上拉
和
下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
5
测试条件
最低
典型
4
最大
单位
pF
pF
51
51
7
12
KW
KΩ
Ω
IDT
/ ICS
LVCMOS / LVTTL扇出缓冲器
2
ICS8344AYI -01 REV 。 B 2007年5月10日
ICS8344I-01
低偏移， 1至24差分至LVCMOS / LVTTL扇出缓冲器
初步
T
ABLE
3A 。
安输出
E
NABLE
F
油膏
T
ABLE
银行1 ，2，3
输入
OE
0
1
CLK_EN
X
0
输出
Q0-Q23
高阻
禁用逻辑低状态。注1
1
1
启用。注1
注1 ：时钟启用和禁用功能是同步下降
所选择的参考时钟的边沿。
T
ABLE
3B 。
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
CLK0 ， nCLK0
选
非选定
时钟
CLK1 ， nCLK1
非选定
选
T
ABLE
3C. C
LOCK
I
NPUT
F
油膏
T
ABLE
输入
OE
1
1
1
1
1
CLK0 ， CLK1
0
1
0
1
偏见;注1
nCLK0 ， nCLK1
1
0
偏见;注1
偏见;注1
0
输出
Q0通Q23
低
高
低
高
高
输入到输出模式
差分至单端
差分至单端
单端至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
1
偏见;注1
1
低
单端至差分
INVER婷
注1 ：请参考应用信息第8页，图1 ，其中讨论
接线的差异
输入接受单端水平。
IDT
/ ICS
LVCMOS / LVTTL扇出缓冲器
3
ICS8344AYI -01 REV 。 B 2007年5月10日
ICS8344I-01
低偏移， 1至24差分至LVCMOS / LVTTL扇出缓冲器
初步
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。 OP-功能
产品的关合作在这些条件下或超出任何条件
在这些上市
DC特性
or
AC特性
不
暗示。暴露在绝对最大额定值条件为前
往往还会影响产品的可靠性。
封装的热阻抗，
θ
JA
47.9 ℃/ W（ 0 LFPM ）
贮藏温度，T
英镑
-65 ℃150 ℃的
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDO
= 3.3V±5%
OR
2.5V ± 5%,
OR
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ± 5%;
T
A
= -40°C
TO
85°C
符号
V
DD
V
DDO
I
DD
I
DDO
参数
核心供电电压
输出电源电压
电源电流
输出电源电流
测试条件
最低
3.135
2.375
3.135
2.375
典型
3.3
2.5
3.3
2.5
最大
3.465
2.625
3.465
2.625
70
25
单位
V
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS DC
极特
,
V
DD
= V
DDO
= 3.3V±5%
OR
2.5V ± 5%,
OR
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ± 5%;
T
A
= -40°C
TO
85°C
符号
V
IH
V
IL
I
IH
I
IL
V
OH
V
OL
参数
输入高电压
输入低电压
输入高电流
输入低电平电流
输出高电压
输出低电压
CLK_SEL ，
CLK_EN ， OE
CLK_SEL ，
CLK_EN ， OE
CLK_EN ， OE
CLK_SEL
CLK_EN ， OE
CLK_SEL
测试条件
最低
2
-0.3
V
DD
= V
IN
= 3.465V或2.625V
V
DD
= V
IN
= 3.465V或2.625V
V
DD
= 3.465或2.625V ，V
IN
= 0V
V
DD
= 3.465或2.625V ，V
IN
= 0V
V
DDO
= 3.135V ，我
OH
= -36mA
V
DDO
= 2.375V ，我
OH
= -27mA
V
DDO
= 3.135V ，我
OL
= 36毫安
V
DDO
= 2.375V ，我
OL
= 27毫安
-150
-5
2.6
1.8
0.5
0.5
典型
最大
V
DD
+ 0.3
0.8
5
150
单位
V
V
A
A
A
A
V
V
V
V
IDT
/ ICS
LVCMOS / LVTTL扇出缓冲器
4
ICS8344AYI -01 REV 。 B 2007年5月10日
ICS8344I-01
低偏移， 1至24差分至LVCMOS / LVTTL扇出缓冲器
初步
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDO
= 3.3V±5%
OR
2.5V ± 5%,
OR
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ± 5%;
T
A
= -40°C
TO
85°C
符号参数
I
IH
输入
HIGH CURRENT
输入
低电流
nCLK0 ， nCLK1
CLK0 ， CLK1
nCLK0 ， nCLK1
CLK0 ， CLK1
测试条件
V
DD
= V
IN
= 3.465V或2.625V
V
DD
= V
IN
= 3.465V或2.625V
V
DD
= 3.465V或2.625V ，V
IN
= 0V
V
DD
= 3.465V或2.625V ，V
IN
= 0V
最低
典型
最大
5
150
单位
A
A
A
A
-150
-5
0.15
1.3
I
IL
V
PP
V
CMR
峰 - 峰值输入电压
V
V
共模输入电压：
GND + 0.5
V
DD
- 0.85
注1,2
注1 ：对于单端应用，最大输入电压为CLK0 ， nCLK0和CLK1 ， nCLK1为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5. AC - C
极特
,
V
DD
= V
DDO
= 3.3V±5%
OR
2.5V ± 5%,
OR
V
DD
= 3.3V ± 5%, V
DDO
= 2.5V ± 5%;
T
A
= -40°C
TO
85°C
符号参数
f
最大
t
PD
t
SK （ B）
输出频率
传播延迟，注1
Q0:Q7
银行倾斜;
Q8:Q15
注2,6
Q16:Q23
输出偏斜;注3 ，第6
帕吨至帕吨倾斜;注4 ， 6
输出上升时间;注5：
输出下降时间;注5：
输出占空比
输出使能时间;注5：
输出禁止时间;注5：
f
≤
200MHz
测量V的上升沿
DDO
/2
测量V的上升沿
DDO
/2
测量V的上升沿
DDO
/2
30 ％至70％
30 ％至70％
f
≤
200MHz
F = 10MHz时
F = 10MHz时
200
200
40%
2.5
测试条件
最小典型
最大单位
200
5.25
125
200
175
250
1
800
800
60%
5
4
兆赫
ns
ps
ps
ps
ps
ns
ps
ps
%
ns
ns
t
SK （ O）
t
SK （PP）的
t
R
t
F
O DC
t
EN
t
DIS
在200MHz和V测量所有参数
PP
典型值，除非另有说明。
注1 ：从差分输入交叉点V测量
DDO
/2.
注2 ：在相同的电压，并以同样的负载条件定义为扭曲的产出银行内。
注3 ：定义为输出偏斜跨银行在相同的电源电压，并以同样的负载条件。
注4 ：定义为输出之间在相同的电源电压，并以相等的负载条件。测量V
DDO
/2.
注5 ：这些参数由特性保证。在生产中测试。
注6 ：该参数定义符合JEDEC标准65 。
IDT
/ ICS
LVCMOS / LVTTL扇出缓冲器
5
ICS8344AYI -01 REV 。 B 2007年5月10日
QQ：2880707522 复制
