集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
4个LVCMOS / LVTTL输出
可选的差分或LVCMOS / LVTTL时钟输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
LVCMOS_CLK支持以下输入类型：
LVCMOS ， LVTTL
最大输出频率： 350MHz的
输出偏斜： 40ps的（最大）
部件到部件的偏斜： 700ps （最大）
附加相位抖动， RMS ： 0.04ps （典型值）
3.3V核心， 3.3V ， 2.5V或1.8V输出工作电源
-40 ° C至85°C的工作环境温度
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8305I是一种低歪斜， 1至4 ，差分/
LVCMOS到LVCMOS / LVTTL扇出缓冲器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS8305I具有可选择的时钟输入端接受
差分或单端输入电平。时钟使能
内部同步以消除欠幅脉冲，对输出
在异步断言/时钟使能的无效
引脚。输出被强制为低电平时，时钟被禁止。一个另行
率输出使能控制引脚的输出是否在
活性或高阻抗状态。
ICS
保证输出部分，以部分偏移特性使
在ICS8305I适合那些要求苛刻的应用程序以及DE-
罚款的性能和可重复性。
B
LOCK
D
IAGRAM
CLK_EN
D
Q
LE
LVCMOS_CLK
CLK
NCLK
CLK_SEL
Q2
P
IN
A
SSIGNMENT
GND
OE
V
DD
CLK_EN
CLK
NCLK
CLK_SEL
LVCMOS_CLK
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
Q0
V
DDO
Q1
GND
Q2
V
DDO
Q3
GND
0
0
1
1
Q0
Q1
ICS8305I
16引脚TSSOP
4.4毫米X 3.0毫米X 0.92毫米包体
G封装
顶视图
Q3
OE
8305AGI
www.icst.com/products/hiperclocks.html
REV 。 B 2005年5月19日
1
集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
TYPE
动力
输入
动力
输入
输入
输入
输入
输入
产量
动力
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 9, 13
2
3
4
5
6
7
8
10, 12, 14, 16
11, 15
名字
GND
OE
V
DD
CLK_EN
CL
NCLK
CLK_SEL
LVCMOS_CLK
Q3, Q2, Q1, Q0
V
DDO
电源接地。
输出使能。低电平时，输出为高阻态。
上拉
高电平时，输出有效。 LVCMOS / LVTTL接口电平。
核心供电引脚。
同步时钟使能。低电平时，输出时钟
上拉
禁用。高电平时，输出时钟被启用。
LVCMOS / LVTTL接口电平。
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
下拉
时钟选择输入。当HIGH ，选择CLK ， NCLK输入。
上拉
当低，选择LVCMOS_CLK输入。
LVCMOS / LVTTL接口电平。
下拉LVCMOS / LVTTL时钟输入。
时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
测试条件
最低
典型
4
51
51
11
5
7
12
最大
单位
pF
kΩ
kΩ
pF
Ω
8305AGI
www.icst.com/products/hiperclocks.html
2
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集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
输入
CLK_SEL
0
1
0
1
输出
Q0:Q3
残疾人;低
残疾人;低
启用
启用
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
OE
1
1
1
1
CLK_EN
0
0
1
1
选定的源
LVCMOS_CLK
CLK ， NCLK
LVCMOS_CLK
CLK ， NCLK
0
X
X
成为HiZ
注： CLK_EN开关后，时钟输出禁用或启用以下的上升沿和下降沿的输入时钟边沿
如图1中所示。
残
NCLK
CLK ，
LVCMOS_CLK
CLK_EN
启用
Q0:Q3
F
IGURE
1. CLK_EN牛逼
即时通信
D
IAGRAM
8305AGI
www.icst.com/products/hiperclocks.html
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3
集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
89℃ / W （ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDO
I
DD
I
DDO
参数
核心供电电压
输出电源电压
电源电流
输出电源电流
测试条件
最低
3.135
3.135
2.375
1.65
典型
3.3
3.3
2.5
1.8
最大
3.465
3.465
2.625
1.95
21
5
单位
V
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号参数
V
IH
V
IL
I
IH
I
IL
输入
高压
输入
低电压
输入
HIGH CURRENT
输入
低电流
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
V
DDO
= 3.3V ± 5%
V
OH
输出高电压;注1
V
DDO
= 2.5V ± 5%
V
DDO
= 1.8V ± 0.15V
V
DDO
= 3.3V ± 5%
V
OL
I
OZL
I
OZH
输出低电压;注1
输出三态电流低
三态输出电流高
V
DDO
= 2.5V ± 5%
V
DDO
= 1.8V ± 0.15V
-5
5
-150
-5
2.6
1. 8
V
DDO
- 0.3
0. 5
0. 5
0.4
测试条件
最小典型
2
2
-0.3
-0.3
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
5
150
单位
V
V
V
V
A
A
A
A
V
V
V
V
V
V
A
A
注1 ：输出端接50
Ω
到V
DDO
/ 2 。参见参数测量信息，输出负载测试电路。
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4
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电路
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ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
NCLK
CLK
NCLK
CLK
V
IN
= V
DD
= 3.465V
V
IN
= V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
-150
-5
1.3
V
DD
- 0.85
最低
典型
最大
150
150
单位
A
A
A
A
V
V
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
峰 - 峰值输入电压
0.15
共模输入电压;
GND + 0.5
V
CMR
注1,2
注1 ：对于单端应用
,
最大输入电压为CLK， NCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号参数
f
最大
输出频率
LVCMOS_CLK ;
传播延迟，注意1A
从低到高
CLK ， NCLK ;
注1B
输出偏斜;注2： 6
帕吨至帕吨倾斜;注3 ，第6
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动部分，
注5
输出上升/下降时间
输出占空比
输出使能时间;注4
测试条件
参考= CLK / NCLK
参考= LVCMOS_CLK
1.75
测量上升沿
最低
典型
最大
350
300
2. 8
40
700
0.04
20 ％至80％
≤ 200MHz的
> 200MHz的
100
45
42
700
55
58
5
5
单位
兆赫
兆赫
ns
ps
ps
ps
ps
%
%
ns
ns
tp
LH
t
SK （ O）
t
SK （PP）的
t
JIT
t
R
/ t
F
O DC
t
EN
输出禁止时间;注4
t
DIS
注1A ：从V测
DD
输入到V / 2的
DDO
输出的/ 2 。
注1B ：从差分输入交叉点V测量
DDO
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注3 ：定义为扭曲在不同的设备输出操作相同的电源电压之间
以同样的负载条件。使用相同类型的输入的每一个设备上，输出测量V
DDO
/2.
注4 ：这些参数由特性保证。在生产中测试。
注5 ：驾驶只有一个输入时钟。
注6 ：该参数定义符合JEDEC标准65 。
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集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
F
EATURES
4个LVCMOS / LVTTL输出
可选的差分或LVCMOS / LVTTL时钟输入
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， HCSL ， SSTL
LVCMOS_CLK支持以下输入类型：
LVCMOS ， LVTTL
最大输出频率： 350MHz的
输出偏斜： 40ps的（最大）
部件到部件的偏斜： 700ps （最大）
附加相位抖动， RMS ： 0.04ps （典型值）
3.3V核心， 3.3V ， 2.5V或1.8V输出工作电源
-40 ° C至85°C的工作环境温度
无铅封装，完全符合RoHS标准
G
ENERAL
D
ESCRIPTION
该ICS8305I是一种低歪斜， 1至4 ，差分/
LVCMOS到LVCMOS / LVTTL扇出缓冲器和
HiPerClockS
在HiPerClockS 系列高成员
从ICS性能的时钟解决方案。该
ICS8305I具有可选择的时钟输入端接受
差分或单端输入电平。时钟使能
内部同步以消除欠幅脉冲，对输出
在异步断言/时钟使能的无效
引脚。输出被强制为低电平时，时钟被禁止。一个另行
率输出使能控制引脚的输出是否在
活性或高阻抗状态。
ICS
保证输出部分，以部分偏移特性使
在ICS8305I适合那些要求苛刻的应用程序以及DE-
罚款的性能和可重复性。
B
LOCK
D
IAGRAM
CLK_EN
D
Q
LE
LVCMOS_CLK
CLK
NCLK
CLK_SEL
Q2
P
IN
A
SSIGNMENT
GND
OE
V
DD
CLK_EN
CLK
NCLK
CLK_SEL
LVCMOS_CLK
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
Q0
V
DDO
Q1
GND
Q2
V
DDO
Q3
GND
0
0
1
1
Q0
Q1
ICS8305I
16引脚TSSOP
4.4毫米X 3.0毫米X 0.92毫米包体
G封装
顶视图
Q3
OE
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1
集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
TYPE
动力
输入
动力
输入
输入
输入
输入
输入
产量
动力
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 9, 13
2
3
4
5
6
7
8
10, 12, 14, 16
11, 15
名字
GND
OE
V
DD
CLK_EN
CL
NCLK
CLK_SEL
LVCMOS_CLK
Q3, Q2, Q1, Q0
V
DDO
电源接地。
输出使能。低电平时，输出为高阻态。
上拉
高电平时，输出有效。 LVCMOS / LVTTL接口电平。
核心供电引脚。
同步时钟使能。低电平时，输出时钟
上拉
禁用。高电平时，输出时钟被启用。
LVCMOS / LVTTL接口电平。
下拉非INVER婷差分时钟输入。
上拉/
INVER婷差分时钟输入。 V
DD
/ 2时默认悬空。
下拉
时钟选择输入。当HIGH ，选择CLK ， NCLK输入。
上拉
当低，选择LVCMOS_CLK输入。
LVCMOS / LVTTL接口电平。
下拉LVCMOS / LVTTL时钟输入。
时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
测试条件
最低
典型
4
51
51
11
5
7
12
最大
单位
pF
kΩ
kΩ
pF
Ω
8305AGI
www.icst.com/products/hiperclocks.html
2
REV 。 B 2005年5月19日
集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
输入
CLK_SEL
0
1
0
1
输出
Q0:Q3
残疾人;低
残疾人;低
启用
启用
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
OE
1
1
1
1
CLK_EN
0
0
1
1
选定的源
LVCMOS_CLK
CLK ， NCLK
LVCMOS_CLK
CLK ， NCLK
0
X
X
成为HiZ
注： CLK_EN开关后，时钟输出禁用或启用以下的上升沿和下降沿的输入时钟边沿
如图1中所示。
残
NCLK
CLK ，
LVCMOS_CLK
CLK_EN
启用
Q0:Q3
F
IGURE
1. CLK_EN牛逼
即时通信
D
IAGRAM
8305AGI
www.icst.com/products/hiperclocks.html
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3
集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
89℃ / W （ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
DD
V
DDO
I
DD
I
DDO
参数
核心供电电压
输出电源电压
电源电流
输出电源电流
测试条件
最低
3.135
3.135
2.375
1.65
典型
3.3
3.3
2.5
1.8
最大
3.465
3.465
2.625
1.95
21
5
单位
V
V
V
V
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号参数
V
IH
V
IL
I
IH
I
IL
输入
高压
输入
低电压
输入
HIGH CURRENT
输入
低电流
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
CLK_EN ， CLK_SEL ， OE
LVCMOS_CLK
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
V
DDO
= 3.3V ± 5%
V
OH
输出高电压;注1
V
DDO
= 2.5V ± 5%
V
DDO
= 1.8V ± 0.15V
V
DDO
= 3.3V ± 5%
V
OL
I
OZL
I
OZH
输出低电压;注1
输出三态电流低
三态输出电流高
V
DDO
= 2.5V ± 5%
V
DDO
= 1.8V ± 0.15V
-5
5
-150
-5
2.6
1. 8
V
DDO
- 0.3
0. 5
0. 5
0.4
测试条件
最小典型
2
2
-0.3
-0.3
最大
V
DD
+ 0.3
V
DD
+ 0.3
0.8
1.3
5
150
单位
V
V
V
V
A
A
A
A
V
V
V
V
V
V
A
A
注1 ：输出端接50
Ω
到V
DDO
/ 2 。参见参数测量信息，输出负载测试电路。
8305AGI
www.icst.com/products/hiperclocks.html
4
REV 。 B 2005年5月19日
集成
电路
系统公司
ICS8305I
L
OW
S
KEW
, 1-
TO
-4, M
ULTIPLEXED
D
。微分
/
LVCMOS-
TO
-LVCMOS / LVTTL F
ANOUT
B
UFFER
测试条件
NCLK
CLK
NCLK
CLK
V
IN
= V
DD
= 3.465V
V
IN
= V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
V
IN
= 0V, V
DD
= 3.465V
-150
-5
1.3
V
DD
- 0.85
最低
典型
最大
150
150
单位
A
A
A
A
V
V
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
I
IH
I
IL
V
PP
参数
输入高电流
输入低电平电流
峰 - 峰值输入电压
0.15
共模输入电压;
GND + 0.5
V
CMR
注1,2
注1 ：对于单端应用
,
最大输入电压为CLK， NCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5A 。 AC - C
极特
,
V
DD
= V
DDO
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号参数
f
最大
输出频率
LVCMOS_CLK ;
传播延迟，注意1A
从低到高
CLK ， NCLK ;
注1B
输出偏斜;注2： 6
帕吨至帕吨倾斜;注3 ，第6
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动部分，
注5
输出上升/下降时间
输出占空比
输出使能时间;注4
测试条件
参考= CLK / NCLK
参考= LVCMOS_CLK
1.75
测量上升沿
最低
典型
最大
350
300
2. 8
40
700
0.04
20 ％至80％
≤ 200MHz的
> 200MHz的
100
45
42
700
55
58
5
5
单位
兆赫
兆赫
ns
ps
ps
ps
ps
%
%
ns
ns
tp
LH
t
SK （ O）
t
SK （PP）的
t
JIT
t
R
/ t
F
O DC
t
EN
输出禁止时间;注4
t
DIS
注1A ：从V测
DD
输入到V / 2的
DDO
输出的/ 2 。
注1B ：从差分输入交叉点V测量
DDO
输出的/ 2 。
注2 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注3 ：定义为扭曲在不同的设备输出操作相同的电源电压之间
以同样的负载条件。使用相同类型的输入的每一个设备上，输出测量V
DDO
/2.
注4 ：这些参数由特性保证。在生产中测试。
注5 ：驾驶只有一个输入时钟。
注6 ：该参数定义符合JEDEC标准65 。
8305AGI
www.icst.com/products/hiperclocks.html
REV 。 B 2005年5月19日
5
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