ICS527-01
时钟切片机
用户可配置的零延迟缓冲器
描述
该ICS527-01时钟切片是最灵活
的方式来生成从输入一输出时钟
时钟与零偏差。用户可以轻松地配置
该装置以产生几乎任何输出时钟
乘以或者从输入时钟分。该
部分支持非整数乘法和
师。同步脉冲表示上升时钟
边缘被以零偏斜对准。运用
锁相环（PLL）的方法，该装置
接受一个输入时钟高达200 MHz和
产生一个输出时钟高达160兆赫。
该ICS527-01对齐上升沿上ICLK和
FBIN在由基准确定的比率和
反馈分频器。
为可配置的时钟不要求
零延迟，使用ICS525 。
特点
打包为28引脚SSOP （ 150 mil主体）
同步时钟分数上升沿
用户决定了输出频率 - 无
软件所需
切片频率或周期
同步脉冲输出指示对齐边缘
输入时钟为600 kHz的频率 - 200 MHz的
输出时钟频率高达160 MHz的
非常低的抖动
45/55高达160 MHz的占空比
操作的3.3 V （ ± 10 ％ ）的电压
引脚可选的双驱动力
当与结合提供多路输出
布法罗时钟驱动器
零输入到输出偏斜
工业温度版本
先进的低功耗CMOS工艺
S1:S0
2
PDTS
CLK1
PLL
PDTS
÷2
SYNC
1
0
框图
R6:R0
7
ICLK
参考
DIVIDE
反馈
DIVIDE
7
2XDRIVE
FBIN
CLK2
DIV2
PDTS
OECLK2
F6:F0
从CLK1和CLK2 （不是两个）外部反馈。
1
修订版020801
集成电路系统公司 525赛街圣何塞 CA 95126 （ 408 ） 295-9800tel www.icst.com
MDS 527-01 B
ICS527-01
时钟切片机
用户可配置的零延迟缓冲器
引脚分配
R5
R6
DIV2
S0
S1
VDD
ICLK
FBIN
GND
OECLK2
2XDRIVE
F0
F1
F2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
R4
R3
R2
R1
R0
VDD
CLK1
CLK2
GND
PDTS
F6
F5
F4
F3
频率配置表
S1
5脚
0
0
1
1
S0
引脚4
0
1
0
1
CLK1输出频率（MHz）
0到70°
-40至85°
37 - 75
35 - 70
18 - 37
16 - 35
4 - 10
4-8
75 - 160
70 - 140
从10-18兆赫（ 0-70 ℃）和8-16覆盖范围
（ -40-85 ° C） ，选择地址01 ，产生2倍所需输出
频率，然后配置CLK2产生CLK1 / 2
CLK2手术床
OECLK2
0
1
1
DIV2
X
0
1
CLK2
Z
SYNC
CLK1/2
时钟驱动器选择表
2XDRIVE
0
1
输出驱动器
12毫安
25毫安
引脚说明
针＃
名字
类型描述
1，2， 24-28 R5，R6， R0- R4的我（PU ）参考分频器字输入管脚由用户确定。形成一个二进制数的0至127 。
3
4, 5
6, 23
7
8
9, 20
10
11
12-18
19
21
22
DIV2
S0, S1
VDD
ICLK
FBIN
GND
OECLK2
2XDRIVE
F0-F6
PDTS
CLK2
CLK1
我（ PU ）选择CLK2功能，输出同步信号或除以2 CLK1的。请参见上表。
我（ PU）选择引脚由用户决定的输出分频器。请参见上表。
P
I
I
P
连接到VDD 。
参考时钟输入。
反馈时钟输入。
连接到地面。
我（ PU ） CLK2输出使能。 CLK2三态时低。
我（ PU ）时钟输出驱动强度时，翻了一倍高。
我（ PU ）反馈分压器字输入引脚由用户决定。形成一个二进制数的0至127 。
我（ PU）关机。低电平有效。关闭时，整个芯片的低。这两个时钟输出三态。
O
O
输出时钟2.可同步输出信号或低偏移除以2 CLK1的。
输出时钟1 。
键： I =输入;我（ PU） =输入，带内部上拉电阻; I =输入; O =输出; P =电源
连接
2
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用户可配置的零延迟缓冲器
使用时钟切片机
首先使用DIV2选择CLK2输出的功能。如果DIV2高，除以2 ，低偏移的版本
CLK1的存在于CLK2 。如果DIV2低，一个SYNC脉冲在CLK2的生成。同步脉冲变
高同步地ICLK和CLK1的上升沿被解偏斜。该同步功能
工作在CLK1频率高达66 MHz的。如果没有CLK1 / 2或同步脉冲是必需的，那么CLK2
应当通过连接OECLK2到地，这也会给上CLK1最低抖动禁用。
接下来，反馈方式应选择。如果CLK2被用作一个SYNC或者是三态的，然后CLK1
必须连接到FBIN 。如果CLK2被选择为CLK1分频的2 （ DIV2 = 1， OECLK2 = 1），
然后要么CLK1或CLK2，必须连接到FBIN 。 CLK1或CLK2之间的选择被示
通过下面的例子，其中该设备已被配置成生成CLK1的两倍的
频率上ICLK 。
ICLK
CLK1
CLK2
CLK1反馈
ICLK
CLK1
CLK2
CLK2反馈
使用CLK1作为反馈将总是导致ICLK和CLK1之间同步上升沿。但
与ICLK相比CLK2可以是下降沿。因此，只要有可能，我们建议使用
的CLK2反馈。这将同步所有3个时钟的上升沿。
更复杂的反馈方案，可以使用例如含有多个输出缓冲器中的
反馈路径。这样的一个例子是在数据表中后面给出。的根本属性
ICS527-01是它对准的ICLK和FBIN上升沿时由基准确定的比例，
反馈分频器。
驱动强度的选择通过2XDRIVE销。如果不要求大的驱动力，建议
这个绑脚低。
最后，除法器的设置应选择。以下部分介绍了如何分频器可设置。
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判断（设置）的ICS527-01分频器
用户可以完全控制在设定所需的输出时钟在范围中的表2所示的页面上
用户应直接连接的分频器选择输入引脚接地（或VDD ，尽管这不是必需的
由于内部上拉电阻）在印刷电路板布线，使自动ICS527-01
产生正确的时钟时，所有部件被焊接。另外，也可以以将输入端连接到
并行I / O端口进行切换的频率。
该ICS527-01的输出可以用下面的简单的等式来确定：
(FDW+2)
FB频率=输入频率
(RDW+2)
其中，基准分频器字（ RDW ） = 0 127
反馈分频器字（ FDW ） = 0 127
FB的频率是相同的或者CLK1或CLK2，根据
反馈连接
此外，下面的操作范围应当观察：
300千赫<
输入频率
(RDW+2)
输出分频应视CLK1的频率进行选择。
2页的表格给出了范围。
分频器表示为整数。例如，如果上CLK1 50MHz的输出被从期望的
40 MHz的输入，参考分频器字（ RDW ）应为2和反馈分频器（ FDW ）应
3，它给出所需的5/4相乘。如果是除法器的多个选择可用的，那么最低
号码应该被使用。在本实施例中，输出分频值（OD ）应该被选择为2。然后R 6 ： R 0
是0000010 ， F6： F0为0000011和S1 ： S0为00.另外，这个例子假设CLK1被连接到FBIN 。
您也可以发传真此页面MicroClock / ICS在408 295-9818 ，或发送电子邮件至ics-mk@icst.com 。
务必注明以下内容：
您的姓名________________公司Name___________________ Telephone_________________
通过e-mail （列表中选择您的E- mail地址） __________________or传真号码响应___________________
所需的输入时钟（以MHz为单位） _______________所需的输出frequency________________
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典型的例子
下面的连接图显示了实施例与上一节的执行。
这将同步生成50 MHz的时钟与40 MHz的输入。同步脉冲所需的
1个输出驱动器被选中。
VDD
R5
R6
DIV2
0.01 F
S0
S1
VDD
40 MHZ
ICLK
FBIN
GND
OECLK2
2XDRIVE
F0
F1
F2
R4
R3
R2
R1
R0
VDD
CLK1
CLK2
GND
PDTS
F6
F5
F4
F3
33
33
50兆赫
SYNC
0.01 F
需要注意的是反馈的串联端接电阻后进行。
这将提供以下波形：
40 MHz的ICLK
50 MHz的CLK1
SYNC CLK2
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