初步
集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
F
EATURES
完全集成的PLL
9 LVCMOS / LVTTL输出， 7Ω典型的输出阻抗
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
输出频率范围： 15.625MHz到250MHz的
输入频率范围： 15.625MHz到250MHz的
VCO范围：为250MHz至500MHz
为“零延迟”时钟再生外部反馈
具有可配置频率
周期到周期抖动： 36ps （典型值）
输出偏斜：精度为125ps （最大）
静态相位偏移：待定± 100ps的（典型值）
?? 3.3V电源电压
0 ° C至70 ° C的环境工作温度
G
ENERAL
D
ESCRIPTION
该ICS8602是一种高性能，低歪斜，
1至9差分至LVCMOS / LVTTL零DE-
HiPerClockS
躺在缓冲区和HiPerClockS成员
系列高性能时钟解决方案
从ICS 。在CLK ， NCLK对可以接受的最
标准的差分输入级。压控振荡器工作在频
昆西范围为250MHz至500MHz的。外部反馈
使得器件的输入端之间，以实现“零延迟”
时钟和输出时钟。该装置仅用于设计
1： 1的输入/输出频率比。输出分频器允许
宽广的输入/输出频率范围在250MHz的到
500MHz的VCO。该PLL_SEL引脚可用于绕过
PLL为系统测试和调试的目的。在旁路模式下，
参考时钟被路由周围PLL和成在 -
ternal输出dividers.The低阻抗LVCMOS / LVTTL输出
看跌期权是专为驱动50Ω串联或并联终止
传输线。有效的扇出可通过提高一倍
利用输出驱动两个串联termi-的能力
转换后的线路。差分参考时钟输入可以接受
任何差分信号电平。
,&6
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
PLL_SEL
V
DDO
V
DDO
GND
GND
Q6
Q8
Q7
Q0
SEL0
SEL1
Q1
32 31 30 29 28 27 26 25
V
DDA
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
FB_IN
V
DDO
Q0
GND
Q1
V
DDO
Q2
GND
24
23
22
Q2
÷2
÷4
÷8
÷16
V
DDO
Q5
GND
Q4
V
DDO
Q3
GND
MR / NOE
V
DD
CLK
NCLK
GND
Q3
Q4
Q5
Q6
0
CLK
NCLK
PLL
1
ICS8602
21
20
19
18
17
DIV_SEL0
DIV_SEL1
GND
FB_IN
PLL_SEL
MR / NOE
Q7
Q8
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
8602BY
www.icst.com/products/hiperclocks.html
1
REV 。 F 2003年4月16日
初步
集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
TYPE
动力
动力
输入
输入
动力
输入
输入
动力
产量
下拉
上拉
描述
模拟电源引脚。
核心供电引脚。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
电源接地。
决定输出分频值的表3中。
LVCMOS / LVTTL接口电平。
反馈输入到相位检测器的时钟再生
下拉
与"zero delay" 。 LVCMOS / LVTTL接口电平。
输出电源引脚。
时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。低电平有效输出使能。
当逻辑高电平时，内部分频器复位并
下拉输出为三态（ HIZ）功能。当逻辑LOW时，
内部分隔和输出被使能。
LVCMOS / LVTTL接口电平。
锁相环和基准时钟之间进行选择
输入到分频器。当HIGH ，选择PLL 。
上拉
当低，选择的参考时钟。
LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 8, 12 16,
18, 22, 25, 29
6, 7
9
10, 14, 20,
24, 27, 31
11, 13, 15, 19, 21,
23, 26, 28, 30
名字
V
DDA
V
DD
CLK
NCLK
GND
DIV_SEL0 ， DIV_SEL1
FB_IN
V
DDO
Q0, Q1, Q2, Q3, Q4,
Q5, Q6, Q7, Q8
17
MR / NOE
输入
32
PLL_SEL
输入
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
51
51
V
DD
, V
DDA
, V
DDO
= 3.47V
待定
7
测试条件
最低
典型
最大
4
单位
pF
K
K
pF
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
， PLL_SEL = 1
DIV_SEL1
0
0
1
1
DIV_SEL0
0
1
0
1
FOUT =翅片
频率范围（MHz ）
最低
最大
125
62.5
31.25
15.625
250
125
62.5
31.25
T
ABLE
3B 。
ONTROL
I
NPUT
F
油膏
T
ABLE
， PLL_SEL = 0
PLL B
YPASS
M
ODE
DIV_SEL1
0
0
1
1
DIV_SEL0
0
1
0
1
分频器
鳍
鳍
鳍
鳍
鳍
FOUT
fIN/2
fIN/4
fIN/8
fIN/16
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集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
42.1 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
40
10
160
最大
3.465
3.465
3.465
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
V
IH
V
IL
I
IH
输入高电压
输入低电压
输入高电流
DIV_SEL0 ， DIV_SEL1 ，
FB_IN ， MR / NOE
PLL_SEL
DIV_SEL0 ， DIV_SEL1 ，
FB_IN ， MR / NOE
PLL_SEL
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
2.6
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
V
I
IL
V
OH
输入低电平电流
输出高电压;注1
V
OL
输出低电压;注1
0.5
V
注1 ：输出端接50
到V
DDO
/ 2 。参见参数测量信息，
3.3V输出负载测试电路。
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
I
IH
I
IL
V
PP
V
CMR
输入高电流
输入低电平电流
CLK
NCLK
CLK
NCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465, V
IN
= 0V
V
DD
= 3.465, V
IN
= 0V
-5
-150
0.15
GND + 0.5
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
注1 ：共模电压定义为V
IH
.
注2：对于单端应用中，最大电压为CLK， NCLK为V
DD
+ 0.3V.
8602BY
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3
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初步
集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
测试条件
PLL_SEL = 0V ，为0MHz
≤
f
≤
250MHz
PLL_SEL = 3.3V ， FREF = 133MHz的，
FVCO = 266MHz的
PLL_SEL = 3.3V ， FREF = 50MHz的，
FVCO = 100MHz的
测量上升沿V
DDO
/2
测量上升沿V
DDO
/2
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
400
400
最低
15.625
待定
TBD±100
TBD±100
125
36
1
950
950
典型
最大
250
待定
单位
兆赫
ns
ps
ps
ps
ps
ms
ps
ps
%
T
ABLE
5. AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
tp
LH
参数
输出频率
传播延迟，
低到高;注1
静态相位偏移;注2：
输出偏斜;注3，注4
周期到周期抖动;注4
PLL锁定时间
输出上升时间
输出下降时间
t()
t
SK （ O）
t
JIT （ CC ）
t
L
t
R
t
F
ODC
输出占空比
F = 250MHz的
50
在f测量所有参数
最大
除非另有说明。
注1：从差分输入交叉点到输出在V
DDO
/2.
注2 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：该参数定义符合JEDEC标准65 。
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集成
电路
系统公司
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Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
P
ARAMETER
M
EASUREMENT
I
载文信息
V
DD
, V
DDA
, V
DDO
= 1.65V±5%
V
DD
范围
NCLK
LVCMOS
Qx
CLK
V
PP
交叉点
V
CMR
GND
GND = -1.65V ± 5％的
3.3V
安输出
L
OAD
AC牛逼
美东时间
C
IRCUIT
D
。微分
I
NPUT
L
伊维尔基尼
V
Q0:Q8
DDO
V
DDO
V
DDO
V
Qx
DDO
2
n
2
2
2
t
JIT （ CC ） =
t
周期n -
t
周期n + 1个
1000次
C
YCLE
-
TO
-C
YCLE
J
伊特尔
V
Q0:Q8
脉冲宽度
t
期
DDO
ODC =
t
PW
t
期
ODC &吨
P
ERIOD
NCLK
CLK
FB_IN
t()
t
()
意味着
=静态相位偏移
（其中
t
（O）是任何随机抽样，并
t
()
意味着
是平均
在控制边测量采样周期）
S
TATIC
P
HASE
O
FFSET
8602BY
2
t
周期
t
周期n + 1个
V
Qy
DDO
2
TSK （ O）
O
安输出
S
KEW
80%
80%
20%
时钟输出
t
R
20%
t
F
O
安输出
R
ISE
/F
所有
T
IME
NCLK
CLK
V
DD
2
Q0:Q8
V
DDO
2
t
PD
P
ROPAGATION
D
ELAY
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集成
电路
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D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
F
EATURES
完全集成的PLL
9 LVCMOS / LVTTL输出， 7Ω典型的输出阻抗
CLK ， NCLK对可以接受以下差异
输入电平： LVPECL ， LVDS ， LVHSTL ， SSTL ， HCSL
输出频率范围： 15.625MHz到250MHz的
输入频率范围： 15.625MHz到250MHz的
VCO范围：为250MHz至500MHz
为“零延迟”时钟再生外部反馈
具有可配置频率
周期到周期抖动： 36ps （典型值）
输出偏斜：精度为125ps （最大）
静态相位偏移：待定± 100ps的（典型值）
?? 3.3V电源电压
0 ° C至70 ° C的环境工作温度
G
ENERAL
D
ESCRIPTION
该ICS8602是一种高性能，低歪斜，
1至9差分至LVCMOS / LVTTL零DE-
HiPerClockS
躺在缓冲区和HiPerClockS成员
系列高性能时钟解决方案
从ICS 。在CLK ， NCLK对可以接受的最
标准的差分输入级。压控振荡器工作在频
昆西范围为250MHz至500MHz的。外部反馈
使得器件的输入端之间，以实现“零延迟”
时钟和输出时钟。该装置仅用于设计
1： 1的输入/输出频率比。输出分频器允许
宽广的输入/输出频率范围在250MHz的到
500MHz的VCO。该PLL_SEL引脚可用于绕过
PLL为系统测试和调试的目的。在旁路模式下，
参考时钟被路由周围PLL和成在 -
ternal输出dividers.The低阻抗LVCMOS / LVTTL输出
看跌期权是专为驱动50Ω串联或并联终止
传输线。有效的扇出可通过提高一倍
利用输出驱动两个串联termi-的能力
转换后的线路。差分参考时钟输入可以接受
任何差分信号电平。
,&6
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
PLL_SEL
V
DDO
V
DDO
GND
GND
Q6
Q8
Q7
Q0
SEL0
SEL1
Q1
32 31 30 29 28 27 26 25
V
DDA
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
FB_IN
V
DDO
Q0
GND
Q1
V
DDO
Q2
GND
24
23
22
Q2
÷2
÷4
÷8
÷16
V
DDO
Q5
GND
Q4
V
DDO
Q3
GND
MR / NOE
V
DD
CLK
NCLK
GND
Q3
Q4
Q5
Q6
0
CLK
NCLK
PLL
1
ICS8602
21
20
19
18
17
DIV_SEL0
DIV_SEL1
GND
FB_IN
PLL_SEL
MR / NOE
Q7
Q8
32引脚LQFP
采用7mm x 7mm X 1.4毫米包体
Y封装
顶视图
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
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初步
集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
TYPE
动力
动力
输入
输入
动力
输入
输入
动力
产量
下拉
上拉
描述
模拟电源引脚。
核心供电引脚。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
电源接地。
决定输出分频值的表3中。
LVCMOS / LVTTL接口电平。
反馈输入到相位检测器的时钟再生
下拉
与"zero delay" 。 LVCMOS / LVTTL接口电平。
输出电源引脚。
时钟输出。 7
典型的输出阻抗。
LVCMOS / LVTTL接口电平。
高电平有效复位硕士。低电平有效输出使能。
当逻辑高电平时，内部分频器复位并
下拉输出为三态（ HIZ）功能。当逻辑LOW时，
内部分隔和输出被使能。
LVCMOS / LVTTL接口电平。
锁相环和基准时钟之间进行选择
输入到分频器。当HIGH ，选择PLL 。
上拉
当低，选择的参考时钟。
LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5, 8, 12 16,
18, 22, 25, 29
6, 7
9
10, 14, 20,
24, 27, 31
11, 13, 15, 19, 21,
23, 26, 28, 30
名字
V
DDA
V
DD
CLK
NCLK
GND
DIV_SEL0 ， DIV_SEL1
FB_IN
V
DDO
Q0, Q1, Q2, Q3, Q4,
Q5, Q6, Q7, Q8
17
MR / NOE
输入
32
PLL_SEL
输入
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
C
PD
R
OUT
参数
输入电容
输入上拉电阻
输入下拉电阻
功率耗散电容
（每路输出）
输出阻抗
51
51
V
DD
, V
DDA
, V
DDO
= 3.47V
待定
7
测试条件
最低
典型
最大
4
单位
pF
K
K
pF
T
ABLE
3A 。
ONTROL
I
NPUT
F
油膏
T
ABLE
， PLL_SEL = 1
DIV_SEL1
0
0
1
1
DIV_SEL0
0
1
0
1
FOUT =翅片
频率范围（MHz ）
最低
最大
125
62.5
31.25
15.625
250
125
62.5
31.25
T
ABLE
3B 。
ONTROL
I
NPUT
F
油膏
T
ABLE
， PLL_SEL = 0
PLL B
YPASS
M
ODE
DIV_SEL1
0
0
1
1
DIV_SEL0
0
1
0
1
分频器
鳍
鳍
鳍
鳍
鳍
FOUT
fIN/2
fIN/4
fIN/8
fIN/16
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2
REV 。 F 2003年4月16日
初步
集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
4.6V
-0.5V到V
DD
+ 0.5 V
-0.5V到V
DDO
+ 0.5V
42.1 ℃/ W（ 0 LFPM ）
-65 ℃150 ℃的
注：如果运行条件超出绝对下上市
最大额定值可能会造成永久性损坏
装置。这些评价只强调规范。实用
产物在这些条件下或在任何条件操作BE-
彼处那些在上市
DC特性
or
AC Character-
istics
是不是暗示。暴露在绝对最大额定值
长时间条件可能会影响产品的可靠性。
A
BSOLUTE
M
AXIMUM
R
ATINGS
电源电压，V
DD
输入，V
I
产出，V
O
封装的热阻抗，
θ
JA
贮藏温度，T
英镑
T
ABLE
4A 。 P
OWER
S
UPPLY
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
V
DD
V
DDA
V
DDO
I
DD
I
DDA
I
DDO
参数
核心供电电压
模拟电源电压
输出电源电压
电源电流
模拟电源电流
输出电源电流
测试条件
最低
3.135
3.135
3.135
典型
3.3
3.3
3.3
40
10
160
最大
3.465
3.465
3.465
单位
V
V
V
mA
mA
mA
T
ABLE
4B 。 LVCMOS / LVTTL DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
V
IH
V
IL
I
IH
输入高电压
输入低电压
输入高电流
DIV_SEL0 ， DIV_SEL1 ，
FB_IN ， MR / NOE
PLL_SEL
DIV_SEL0 ， DIV_SEL1 ，
FB_IN ， MR / NOE
PLL_SEL
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465V, V
IN
= 0V
V
DD
= 3.465V, V
IN
= 0V
-5
-150
2.6
测试条件
最低
2
-0.3
典型
最大
V
DD
+ 0.3
0.8
150
5
单位
V
V
A
A
A
A
V
I
IL
V
OH
输入低电平电流
输出高电压;注1
V
OL
输出低电压;注1
0.5
V
注1 ：输出端接50
到V
DDO
/ 2 。参见参数测量信息，
3.3V输出负载测试电路。
T
ABLE
4C 。
。微分
DC
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号参数
I
IH
I
IL
V
PP
V
CMR
输入高电流
输入低电平电流
CLK
NCLK
CLK
NCLK
测试条件
V
DD
= V
IN
= 3.465V
V
DD
= V
IN
= 3.465V
V
DD
= 3.465, V
IN
= 0V
V
DD
= 3.465, V
IN
= 0V
-5
-150
0.15
GND + 0.5
1.3
V
DD
- 0.85
最低
典型
最大
150
5
单位
A
A
A
A
V
V
峰 - 峰值输入电压
共模输入电压;注： 1 ， 2
注1 ：共模电压定义为V
IH
.
注2：对于单端应用中，最大电压为CLK， NCLK为V
DD
+ 0.3V.
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初步
集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
测试条件
PLL_SEL = 0V ，为0MHz
≤
f
≤
250MHz
PLL_SEL = 3.3V ， FREF = 133MHz的，
FVCO = 266MHz的
PLL_SEL = 3.3V ， FREF = 50MHz的，
FVCO = 100MHz的
测量上升沿V
DDO
/2
测量上升沿V
DDO
/2
20 ％至80％ @ 50MHz的
20 ％至80％ @ 50MHz的
400
400
最低
15.625
待定
TBD±100
TBD±100
125
36
1
950
950
典型
最大
250
待定
单位
兆赫
ns
ps
ps
ps
ps
ms
ps
ps
%
T
ABLE
5. AC - C
极特
,
V
DD
= V
DDA
= V
DDO
= 3.3V ±5％ ，T
A
= 0°C
TO
70°C
符号
f
最大
tp
LH
参数
输出频率
传播延迟，
低到高;注1
静态相位偏移;注2：
输出偏斜;注3，注4
周期到周期抖动;注4
PLL锁定时间
输出上升时间
输出下降时间
t()
t
SK （ O）
t
JIT （ CC ）
t
L
t
R
t
F
ODC
输出占空比
F = 250MHz的
50
在f测量所有参数
最大
除非另有说明。
注1：从差分输入交叉点到输出在V
DDO
/2.
注2 ：定义为输入的参考时钟，并且平均反馈输入信号之间的时间差
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测量V
DDO
/2.
注4 ：该参数定义符合JEDEC标准65 。
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初步
集成
电路
系统公司
ICS8602
Z
ERO
D
ELAY
, D
。微分
-
TO
-LVCMOS / LVTTL
C
LOCK
G
enerator
P
ARAMETER
M
EASUREMENT
I
载文信息
V
DD
, V
DDA
, V
DDO
= 1.65V±5%
V
DD
范围
NCLK
LVCMOS
Qx
CLK
V
PP
交叉点
V
CMR
GND
GND = -1.65V ± 5％的
3.3V
安输出
L
OAD
AC牛逼
美东时间
C
IRCUIT
D
。微分
I
NPUT
L
伊维尔基尼
V
Q0:Q8
DDO
V
DDO
V
DDO
V
Qx
DDO
2
n
2
2
2
t
JIT （ CC ） =
t
周期n -
t
周期n + 1个
1000次
C
YCLE
-
TO
-C
YCLE
J
伊特尔
V
Q0:Q8
脉冲宽度
t
期
DDO
ODC =
t
PW
t
期
ODC &吨
P
ERIOD
NCLK
CLK
FB_IN
t()
t
()
意味着
=静态相位偏移
（其中
t
（O）是任何随机抽样，并
t
()
意味着
是平均
在控制边测量采样周期）
S
TATIC
P
HASE
O
FFSET
8602BY
2
t
周期
t
周期n + 1个
V
Qy
DDO
2
TSK （ O）
O
安输出
S
KEW
80%
80%
20%
时钟输出
t
R
20%
t
F
O
安输出
R
ISE
/F
所有
T
IME
NCLK
CLK
V
DD
2
Q0:Q8
V
DDO
2
t
PD
P
ROPAGATION
D
ELAY
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