集成
电路
系统公司
ICS1567
差分输出视频点时钟发生器
概述
该
ICS1567
是非常高的性能的单片锁相环
频率合成器。采用ICS先进的CMOS
混合模式的技术，该
ICS1567
提供了一种低成本
对于高端视频时钟产生溶液，并为电信
系统时钟的产生。
该
ICS1567
具有差分视频输出时钟（ CLK和
CLK ），它们与行业标准的视频DAC兼容
&的RAMDAC 。另外一个时钟输出，LD被提供，
其频率与主时钟分频由
可编程分频器。
工作频率是可选择的，从一个预编程的
（用户定义的）表。片上晶体振荡器的gen-
展业务的基准频率被设置在
ICS1567.
编程
ICS1567
通过频率来实现
选择在所述封装引脚。该
ICS1567
有五类线加一个
频闪引脚，允许选择的32个频率。重置
上是Brooktree的RAMDAC流水线延迟是自动
在STROBE线的上升沿进行。
特点
为扩展视频模式高频工作 - 高达
180兆赫
兼容是Brooktree高性能的RAMDAC
A）差分输出时钟与ECL逻辑电平
B）可编程模数分频器的负载时钟
C）电路纳入了是Brooktree自动复位
RAMDAC流水线延迟
成本低 - 无需进行多次ECL晶体时钟
在视频显示系统中的振荡器
选通/透明频率选择选项
32用户选择掩膜可编程频率
快速采集所选择的频率的，选通或非
选通
先进的PLL的低相位抖动
VCO灵敏度的动态控制提供了优化
环路增益在整个频率范围内
占用空间小 - 16引脚宽体（ 300万）的SOIC
应用
工作站
高分辨率的PC和Mac显示器
8514A - TMS340X0系统
EGA - VGA - 超级VGA视频
电信的参考时钟产生 - 适用于SONET，
ATM等数据传输速率高达155.52Mb 。
引脚配置
FS0
XTAL1
XTAL2
频闪
VSS
VSS
LD
FS4
1
2
4
5
6
7
8
3
16
15
14
13
12
11
10
9
FS1
FS2
FS3
VDD
VDDO
VDDO
CLK
CLK
16引脚SOIC
ICS1567RevB090894
ICS1567
ICS1567
典型的输出配置
注意事项：
CLK & CLK输出为伪ECL 。逻辑低电平是由电阻器堆叠在电源两端的比率设定
V
LO
= （ V电源
160 ）/（ 110 + 160 ），在上面所示的例子。
上述数值是一个很好的起点或RAMDAC时钟发生器接口。
科幻gure 3
引脚说明
引脚数
1
2
3
4
5
6
7
8
9
10
引脚符号
FS0
XTAL1
XTAL2
频闪
VSS
VSS
LD
FS4
CLK
CLK
VDDO
VDDO
VDD
FS3
FS2
FS1
TYPE
IN
IN
OUT
IN
--
--
OUT
IN
OUT
OUT
--
--
--
IN
IN
IN
描述
频率选择LSB 。
水晶接口/外部振荡器输入。
水晶接口。
控制对于频率选择锁存器，还自动执行
RAMDAC复位。
设备接地（这两个引脚都必须连接。 ）
设备接地（这两个引脚都必须连接。 ）
负载输出。这个输出是CLK频率N1分。
频率选择MSB 。
时钟输出反转。
时钟输出同相。
输出级电源（两个引脚都必须连接） 。
输出级电源（两个引脚都必须连接） 。
PLL系统电源。
频率选择。
频率选择。
频率选择。
11
12
13
14
15
16
=带内部上拉电阻输入
3
ICS1567
电路描述
概观
该
ICS1567
旨在提供图形系统时钟
通过行业标准的RAMDAC需要的信号。其中32
预编程（用户定义）的频率可以被选择
在数字控制。完全可编程的反馈以及基准
erence分能力允许几乎任何频率为
产生的，而不是仅仅简单的基准频率的整数倍。
该
ICS1567
采用最新一代的频率合成技术
由ICS的开发的技术，是完全适合的
最苛刻的视频应用。
频率合成器的说明
请参考图1对的框图
ICS1567.
该
基准频率由一个片上晶体振荡器产生的
器，或参考频率可被施加到
ICS1567
从外部频率源。
该
ICS1567
它的产生采用相位的输出频率
锁相环技术。所述锁相环（或PLL ）是一个
闭环反馈系统，该系统驱动输出频率
待按比例与所提供的基准频率
到PLL。在方框中所示的相位频率检测器
图驱动VCO到一个频率，这将导致两个
输入到相位频率检测器被匹配在频
频率和相位。出现这种情况时：
F（压控振荡器） =
F(XTAL1)
反馈分频器
参考分频器
数字输入
在FS0 - FS4销与STROBE引脚用于选择的
从32预编程的频需要的工作频率
中的ROM表quencies
ICS1567.
频闪销
还可以控制激活流水线延迟复位功能
包括在
ICS1567
（见流水线延迟复位
一节） 。在FS0 - FS4和选通引脚分别
搭载了上拉和将处于逻辑高电平时
未连接。
透明模式 - 当STROBE引脚为高电平，
通过FS4输入FS0是透明的;也就是说，它们迪
rectly访问ROM表。该合成器将输出
频编入由寻址的位置
FS0 - FS4引脚。
锁存模式 - 当STROBE引脚保持低电平时，
FS0 - FS4销被忽略。该合成器将输出
对应的FS0 - FS4销时的状态的频率
在STROBE引脚上一次高。在事件的
ICS1567
上电时的频闪引脚保持低电平时， synthe-
测量器将输出频率编程到地址0 （即，
与FS0至FS4处于逻辑低电平选择） 。
这种表达是准确的;即，输出的精度
频率只取决于提供的基准频率
向部分（假设正确地编程分频器） 。该
除法器编程是由所执行的功能之一
在ROM中的查找表
ICS1567.
VCO增益也
ROM的可编程，其允许在
ICS1567
要得到优化
而得到优化为在表中的每个频率的最佳性能。
反馈分压器利用双模分频器
技术，其允许结构的可编程计数器的
在高速下操作，同时仍允许所述反馈
分频器步长为1进行编程，这是一个改进
在传统的固定分频架构，通常
在这方面强加因子对四点球（或更大） 。
的后分频器可以将VCO和CLK之间插入
的和CLK输出
ICS1567.
这是在产生有用
的较低的频率，作为压控振荡器已被优化为
高频操作。不同的后分频器设置可能
用于表中的每个频率。
4
ICS1567
加载时钟分频器
该
ICS1567
有一个额外的可编程分频器是
用于产生负荷频率。这种模
除法器可被设定为3 ，4，5 ，6，8 ，或10，这样做的设计
分频器允许输出占空比时是50/50 ，甚至
奇模被选中。
的模数的选择是由ROM查找完成
表。不同的模量可因此分别选择
频率地址。
应用信息
电源
该
ICS1567
有两个VSS引脚封装减少的影响
电感。这两个引脚连接到相同的电位上
模具（接地总线）。这两个引脚应连接
到视频板的接地平面作为靠近封装
为可能。
该
ICS1567
有两个VDDO销，它们的5供应
伏电源所有输出级。再次，两个VDDO销连接
以在管芯的相同点。这两个引脚应
连接到使用标准的高频电力平面（或总线）
昆西脱钩的做法。这种脱钩包括一个低
串联电感的旁路电容，用最短导
可能的话，安装在靠近
ICS1567.
VDD引脚是用于合成电路的电源
和其他较低的电流数字功能。我们建议
RC去耦或齐纳调节提供了该引脚（如
在推荐的应用电路如图） 。这将
让PLL来“跟踪”通过电源波动
没有明显的影响。
流水线延迟复位功能
该
ICS1567
实现所需的时钟序列
复位是Brooktree的RAMDAC的流水线延迟。这个SE-
quence由自动生成的
ICS1567
在任何
在STROBE线上升沿。
当频率选择输入（ FS0 - FS4 ）都在使用
透明模式下，只需较低，提高选通线
激活该功能。当频率选择输入
锁定，只需装入相同的频率成
ICS1567
两次。
当改变频率，最好是让500uSec
后的新的频率被选择为激活复位功能
化。该合成器的输出频率应该是稳定
够在这一点上的RAMDAC正确地执行其
重设序列。
参见图4的时钟时序的图。
晶体振荡器和晶体选择
该
ICS1567
有电路板上实现皮尔斯
振荡器，只添加一个外部元件，一对
石英晶体。皮尔斯振荡器工作在晶体中抗（也
所谓并联）谐振模式。参见AC特性
有效的容性负载在订货时注明crys-
技援贷款。
所谓的串联谐振的晶体，也可以与所使用的
ICS1567.
要知道，振荡频率将
比印在罐的频率略高
（典型地0.005-0.01 ％）。
作为锁相环的整个操作取决于
有一个稳定的基准频率，我们建议
水晶可以作为紧密安装尽可能的包。避免
路由选择的数字信号或
ICS1567
下面输出或
附近的这些痕迹。还期望到地的晶体可以
到接地平面，如果可能的话。
输出级的说明
在CLK和CLK输出端各自连接到的漏极
P沟道MOSFET器件。每个这些源
设备被连接到VDDO 。典型的每一个电阻
设备是15欧姆。这些输出驱动时钟和时钟
一个RAMDAC的设备时，相当于一个电阻网络
图3是利用。
LD输出是一个大电流的CMOS型驱动器，其
频率是由一个可编程分频器，可以控制
选择了3个，4个，5个，6个，8个，或10的弹性模量下的控制
在ROM中，该输出也可以被抑制（逻辑低电平）
在任何频率中选择地址，如果需要的话。
5
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