IC61S6432
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64K ×32流水线同步。 SRAM
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草案日期
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九月13,2001
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产品。 ICSI会回答有关设备的问题。如果您有任何疑问，请联系ICSI办事处。
集成电路解决方案公司
SSR016-0A
09/13/2001
1
IC61S6432
64K ×32同步
管道静态RAM
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
奔腾或线性突发序列控制使用
MODE INPUT
三个芯片使简单的深度扩张
和地址流水线
常见的数据输入和数据输出
通过ZZ输入断电控制
JEDEC 100引脚LQFP和PQFP封装
+ 3.3V单电源供电
两个时钟使能和一个时钟禁用
消除多个银行总线争
在上电时控制引脚模式：
- 模式的交错突发模式
- ZZ在正常操作模式
这些控制引脚可以连接到GNDQ
或VCCQ改变他们的电状态
工业应用温度
描述
该
ICSI
IC61S6432是一种高速，低功耗的同步
静态RAM设计为提供一个可破裂的，高性能的，
奔腾 ， 680X0 和PowerPC 二级缓存
微处理器。它是作为65,536字32位，
与制造
ICSI
先进的CMOS技术。该
器件集成了2位串计数器，高速SRAM
芯和高驱动能力输出到单个单片
电路。所有同步输入通过寄存器
由一个正边沿触发的单时钟输入来控制。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是从一个
到4个字节宽，由写控制输入控制。
单独的字节使能允许写入单个字节。
BW1
控制DQ1 - DQ8 ，
BW2
控制DQ9 - DQ16 ，
BW3
控制DQ17 - DQ24 ，
BW4
控制DQ25 - DQ32 ，
通过调节
BWE
为低。一个低电平
GW
输入会
导致所有字节写入。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）
输入引脚。可生成后续的脉冲串地址
内部由IC61S6432和由受控
ADV
（突发
地址提前）输入引脚。
异步信号包括输出使能（OE ），睡眠
模式输入（ZZ ） ，时钟（CLK）和突发模式输入（模式） 。
对ZZ引脚的高输入放SRAM在上电
关闭状态。当ZZ被拉低（或无连接） ，则
SRAM后正常的唤醒三个周期操作
期。低投入，即， GND
Q
，在MODE引脚选择
线性突发。 A V
CCQ
（或无连接）上的MODE引脚选择
交错突发。
快速访问时间
符号
t
KQ
t
KC
—
参数
CLK访问时间
周期
频率
-200
(1)
4
5
200
-166
5
6
166
-133
5
7.5
133
-117
5
8.5
117
-5
5
10
100
-6
6
12
83
-7
7
13
75
-8
8
15
66
单位
ns
ns
兆赫
注意：
1. ADVANCE仅供参考。
ICSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们对任何错误概不负责
它可能出现在本出版物中。 版权所有2000年，集成电路解决方案公司
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集成电路解决方案公司
SSR016-0A
09/13/2001
IC61S6432
引脚配置
100引脚LQFP和PQFP （顶视图）
A6
A7
CE1
CE2
BW4
BW3
BW2
BW1
CE3
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
NC
DQ17
DQ18
VCCQ
GNDQ
DQ19
DQ20
DQ21
DQ22
GNDQ
VCCQ
DQ23
DQ24
VCCQ
VCC
NC
GND
DQ25
DQ26
VCCQ
GNDQ
DQ27
DQ28
DQ29
DQ30
GNDQ
VCCQ
DQ31
DQ32
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
NC
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
NC
DQ16
DQ15
VCCQ
GNDQ
DQ14
DQ13
DQ12
DQ11
GNDQ
VCCQ
DQ10
DQ9
GND
NC
VCC
ZZ
DQ8
DQ7
VCCQ
GNDQ
DQ6
DQ5
DQ4
DQ3
GNDQ
VCCQ
DQ2
DQ1
NC
引脚说明
A0-A15
CLK
ADSP
ADSC
ADV
BW1-BW4
BWE
GW
CE1,
CE2,
CE3
地址输入
时钟
处理器地址状态
控制器地址状态
突发地址进展
同步字节写使能
字节写使能
全局写使能
同步芯片使能
OE
DQ1-DQ32
ZZ
模式
V
CC
GND
V
CCQ
GND
Q
NC
OUTPUT ENABLE
数据输入/输出
睡眠模式
突发序列模式
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
隔离输出缓冲地
无连接
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IC61S6432
真值表
手术
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
CE1
H
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
CE2
X
L
X
L
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
CE3
X
X
H
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
ADSP ADSC
X
L
L
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
L
X
X
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
ADV
写
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
OE
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
DQ
高-Z
高-Z
高-Z
高-Z
高-Z
Q
高-Z
D
Q
高-Z
Q
高-Z
Q
高-Z
D
D
Q
高-Z
Q
高-Z
D
D
注意事项：
1.除非所有输入
OE
必须满足建立和保持时间的时钟（ CLK ）的低到高的转变。
2.等待状态，暂停爆裂插入。
3. "X"表示不关心。 WRITE = L是指任何一个或多个字节的写使能信号（ BW1 - BW4 ）和
BWE
不足或
GW
is
低。写= H表示所有字节写使能信号为高。
4.下列读操作写操作，
OE
输入数据所需的建立时间和保持之前必须为高电平
在整个输入数据的高保持时间。
5.
ADSP
LOW总是在启动时钟的由低到高边缘的内部读。进行写操作，通过设置一个或执行
多字节写使能信号和
BWE
或低
GW
低为时钟的后续L-H边缘。
部分真理表
功能
读
读
写字节1
写的所有字节
写的所有字节
GW
H
H
H
X
L
BWE
H
X
L
L
X
BW1
X
H
L
L
X
BW2
X
H
H
L
X
BW3 BW4
X
H
H
L
X
X
H
H
L
X
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