HYS 72Dxx0xxGR - 7/8 -B
注册的DDR- SDRAM我模块
2.5 V 184针注册DDR- SDRAM我模块
256MB ， 512MB &1GByte模块
PC1600 & PC2100
初步数据0.91版本
184针注册8字节双列直插式
DDR- SDRAM我模块的PC和服务器
主存储器应用
一个银行32M
×
72 ，64M X 72 ，和两个银行
64M X 72和128M
×
72组织
JEDEC标准的双倍数据速率
同步DRAM （ DDR-I SDRAM）的带
单+ 2.5 V （
±
0.2 V ）电源
内置带的256Mbit DDR- SDRAM的我在66-
导致TSOPII封装
可编程CAS延迟，突发长度，
和包裹序列（序列&
交错）
性能：
-7
组件速度等级
模块速度等级
f
CK
f
CK
自动刷新（ CBR）和自刷新
所有输入和输出SSTL_2兼容
重新驱动器使用寄存器中的所有输入信号
和PLL器件。
串行存在检测为E
2
舞会
JEDEC标准MO- 206外形尺寸：
133.35毫米（ NOM ）。
×
43.18毫米（ NOM ）。
×
4.00
毫米（最大）
（ 6,80毫米最大。与堆叠组件）
JEDEC标准参考设计：
原卡A，B和C
镀金触点
-8
PC1600
125
100
单位
DDR266A DDR200
PC2100
143
133
兆赫
兆赫
时钟频率（最大）@ CL = 2.5
时钟频率（最大）@ CL = 2
描述
该HYS 72Dxx0x0GR是行业标准的184针8字节双列直插式内存模块（DIMM ）
组织为32M
×
72 （ 256MB ） ， 64M
×
72 （ 512MB ）和128M
×
72 （ 1GB ） 。存储器阵列是
设计采用双数据速率同步DRAM的ECC应用。所有的控制和
使用的时钟寄存器器件和PLL地址信号被重新驱动DIMM上的
分布。这降低了电容性负载的系统总线，但增加了一个周期到SDRAM
时序。各种去耦电容的安装在PC板上。该功能的DIMM串行
出现检测基于串行é
2
使用2针我PROM设备
2
C协议。前128个字节
被编程的配置数据和第二128字节是提供给客户。
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1
2002-09-10 （修订版0.91 ）
HYS 72Dxx0xxGR - 7/8 -B
注册的DDR- SDRAM我模块
订购信息
TYPE
PC2100 （CL = 2） ：
HYS 72D32000GR -7-乙
HYS 72D64000GR -7-乙
HYS 72D64020GR -7-乙
HYS 72D128020GR -7-乙
PC2100R-20330-A1
PC2100R-20330-B1
PC2100R-20330-A1
PC2100R-20330-C1
一家银行256 MB注册。 DIMM
一家银行512 MB注册。 DIMM
两家银行512 MB注册。 DIMM
两家银行1 GB的注册。 DIMM
256兆比特（ X8 ）
256兆位（4个）
256兆比特（ X8 ）
256兆位（4个）
（堆放着
焊接工艺）
256兆位（4个）
（堆放着
激光焊接
PROCESS ）
合规守则
描述
SDRAM
技术
HYS 72D128021GR -7-乙
PC2100R-20330-C1
两家银行1 GB的注册。 DIMM
PC1600 （CL = 2） ：
HYS 72D32000GR -8-乙
HYS 72D64000GR -8-乙
HYS 72D64020GR -8-乙
HYS 72D128020GR -8-乙
PC1600R-20220-A1
PC1600R-20220-B1
PC1600R-20220-A1
PC1600R-20220-C1
一家银行256 MB注册。 DIMM
一家银行512 MB注册。 DIMM
两家银行512 MB注册。 DIMM
两家银行1 GB的注册。 DIMM
256兆比特（ X8 ）
256兆位（4个）
256兆比特（ X8 ）
256兆位（4个）
（堆放着
焊接工艺）
256兆位（4个）
（堆放着
激光焊接
PROCESS ）
HYS 72D128021GR -8-乙
PC1600R-20220-C1
两家银行1 GB的注册。 DIMM
注意：
所有的零件号结尾的地方代码（未示出） ，指定与硅芯片的版本。参考
可根据要求提供的资料。例如： HYS 72D32000GR -8 -B中，指示Rev.B的模具被用于
SDRAM组件
合规守则印在模块标签和描述的速度排序为铁。 “ PC2100R ”，则
潜伏期（ FE“ 20330 ”是指CAS延时= 2 ， tRCD的延迟= 3和TRP延时= 3）和原卡
用于该模块。
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2
2002-09-10 （修订版0.91 ）
HYS 72Dxx0xxGR - 7/8 -B
注册的DDR- SDRAM我模块
引脚定义和功能
A0 - A11,A12
BA0 ， BA1
DQ0 - DQ63
CB0 - CB7
RAS
CAS
WE
CKE0 ， CKE1
DQS0 - DQS8
CK0 ， CK0
DM0 - DM8
DQS9 - DQS17
CS0 - CS1
地址输入
（ A12为256Mb的& 512Mb的基础模块）
V
DD
V
SS
V
DDQ
V
DDID
V
DDSPD
V
REF
SCL
SDA
SA0 - SA2
NC
DU
RESET
电源（ + 2.5V）
地
I / O驱动器电源
VDD评判识别标志
EEPROM的电源
I / O基准源
串行总线时钟
串行总线的数据线
从地址选择
无连接
不使用
复位引脚（力注册
输入低） * ）
银行选择
数据输入/输出
校验位（ X72组织只）
行地址选通
列地址选通
读/写输入
时钟使能
SDRAM的低数据选通信号
差分时钟输入
SDRAM的低数据掩码/
高数据选通信号
芯片选择
* ）的电源和电源管理对DDR Registered DIMM内存模组的详细描述，请参见
在此数据表的末尾应用笔记
地址格式
密度
256 MB
512 MB
512 MB
1 GB
组织
32M X 72
64M
×
72
64M X 72
128M
×
72
内存
银行
1
1
2
2
SDRAM的
32M ×8
64M
×
4
32M ×8
64M
×
4
排名第
SDRAM的
9
18
18
36
＃行/银行/
比特列
13/2/10
13/2/11
13/2/10
13/2/11
刷新
8k
8k
8k
8k
期
64毫秒
64毫秒
64毫秒
64毫秒
间隔
7.8
s
7.8
s
7.8
s
7.8
s
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3
2002-09-10 （修订版0.91 ）
HYS 72Dxx0xxGR - 7/8 -B
注册的DDR- SDRAM我模块
引脚配置
针＃
符号
针＃
符号
针＃
1
VREF
48
A0
93
2
DQ0
49
CB2
94
3
VSS
50
VSS
95
4
DQ1
51
CB3
96
5
DQS0
52
BA1
97
6
DQ2
关键
98
7
VDD
53
DQ32
99
8
DQ3
54
VDDQ
100
9
NC
55
DQ33
101
10
RESET
56
DQS4
102
11
VSS
57
DQ34
103
12
DQ8
58
VSS
104
13
DQ9
59
BA0
105
14
DQS1
60
DQ35
106
15
VDDQ
61
DQ40
107
16
DU
62
VDDQ
108
17
DU
63
WE
109
18
VSS
64
DQ41
110
19
DQ10
65
CAS
111
20
DQ11
66
VSS
112
21
CKE0
67
DQS5
113
22
VDDQ
68
DQ42
114
23
DQ16
69
DQ43
115
24
DQ17
70
VDD
116
25
DQS2
71
NC
117
26
VSS
72
DQ48
118
27
A9
73
DQ49
119
28
DQ18
74
VSS
120
29
A7
75
DU
121
30
VDDQ
76
DU
122
31
DQ19
77
VDDQ
123
32
A5
78
DQS6
124
33
DQ24
79
DQ50
125
34
VSS
80
DQ51
126
35
DQ25
81
VSS
127
36
DQS3
82
VDDID
128
37
A4
83
DQ56
129
38
VDD
84
DQ57
130
39
DQ26
85
VDD
131
40
DQ27
86
DQS7
132
41
A2
87
DQ58
133
42
VSS
88
DQ59
134
43
A1
89
VSS
135
44
CB0
90
NC
136
45
CB1
91
SDA
137
46
VDD
92
SCL
138
47
DQS8
139
注意： A12仅用于基于的256Mbit和512Mbit的模块
符号
VSS
DQ4
DQ5
VDDQ
DM0/DQS9
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1/DQS10
VDD
DQ14
DQ15
CKE1
VDDQ
NC
DQ20
NC / A12
VSS
DQ21
A11
DM2/DQS11
VDD
DQ22
A8
DQ23
VSS
A6
DQ28
DQ29
VDDQ
DM3/DQS12
A3
DQ30
VSS
DQ31
CB4
CB5
VDDQ
CK0
CK0
VSS
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
符号
DM8/DQS17
A10
CB6
VDDQ
CB7
关键
VSS
DQ36
DQ37
VDD
DM4/DQS13
DQ38
DQ39
VSS
DQ44
RAS
DQ45
VDDQ
CS0
CS1
DM5/DQS14
VSS
DQ46
DQ47
NC
VDDQ
DQ52
DQ53
NC
VDD
DM6/DQS15
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7/DQS16
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
在网络连接霓虹灯技术
4
2002-09-10 （修订版0.91 ）
HYS 72Dxx0xxGR - 7/8 -B
注册的DDR- SDRAM我模块
RS0
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D0
的DQ
DQS4
DM4/DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D4
的DQ
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D1
DQS5
DM5/DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D5
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D2
的DQ
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D6
的DQ
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D3
的DQ
DQS7
DM7/DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D7
DQS8
DM8/DQS17
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
CS0
BA0-BA1
A0-A12
RAS
CAS
CKE0
WE
PCK
PCK
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D8
的DQ
SCL
VDDSPD
串行PD
SDA
A0
A1
A2
VDD ，V DDQ
VREF
V SS
V DDID
EEPROM
D0 - D8
D0 - D8
D0 - D8
D0 - D8
表带：见注4
SA0 SA1 SA2
R
E
G
I
S
T
E
R
RS0 -> CS ： SDRAM的D0 - D8
RBA0 - RBA1 -> BA0 - BA1 ： SDRAM的D0 - D8
RA0 - RA12 -> A0 - A12 ： SDRAM的D0 - D8
RRAS -> RAS ： SDRAM的D0 - D8
RCAS -> CAS ： SDRAM的D0 - D8
RCKE0 -> CKE ： SDRAM的D0 - D8
RWE -> WE： SDRAM的D0 - D8
CK0 ， CK 0 --------- PLL *
RESET
*每个时钟负载表/接线图线
注意事项：
1. DQ到I / O接线可一个字节中的变化。
2. DQ / DQS / DM / CKE / S的关系必须是
保持如图所示。
3. DQ ， DQS ，联系地址和控制电阻： 22欧姆。
4. VDDID表带连接
表带OUT （ OPEN ） ： VDD = VDDQ
后面的5 SDRAM放置交替
和DIMM的前面。
框图：一是银行32MB的X 72的DDR - SDRAM我DIMM模块
HYS72D32000GR使用X8组织上的SDRAM卡的原始版本A
在网络连接霓虹灯技术
5
2002-09-10 （修订版0.91 ）
QQ：2881677436 复制
