【基于8M 256Mb的同步DRAM X 4Bank X8 I / O256M （ 32Mx8bit 】,IC型号H57V2582GTR-60C,H57V2582GTR-60C PDF资料,H57V2582GTR-60C经销商,ic,电子元器件-51电子网

基于8M 256Mb的同步DRAM X 4Bank X8 I / O

256M （ 32Mx8bit ）海力士的SDRAM

内存

存储单元阵列

- 组织为8388608 ×8 4banks

这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士不承担任何责任

使用电路的说明。没有专利许可。

1.0版/ 2009年8月

111

同步DRAM内存的256Mbit

H57V2582GTR系列

文档标题

的256Mbit （ 32M ×8 ）同步DRAM

修订历史

版本号

0.1

1.0

历史

初步

发布

草案日期

2009年6月

2009年8月

备注

1.0版/ 2009年8月

111

同步DRAM内存的256Mbit

H57V2582GTR系列

描述

海力士H57V2582GTR同步DRAM是268,435,456bit CMOS同步DRAM ，非常适合CON组

苏美尔内存的应用程序需要大量的存储密度和高带宽。它是作为对4banks

8388608 ×8的I / O 。

同步DRAM是工作于同步于输入时钟类型的DRAM 。海力士同步

在同步的DRAM锁存各控制信号在一个基本的输入时钟（CLK）和输入的上升沿/输出数据

与输入时钟（CLK）。的地址线上的复用x8的复用的数据输入/输出信号

输入/输出总线。所有的命令被锁存同步于CLK的上升沿。

同步DRAM提供了可编程的读或写突发长度可编程突发长度： 1 ， 2 ， 4 ，

8个单元或整页。一种自动预充电功能可被使能，以提供一个自定时行预充电是

在突发的访问结束时启动。的同步DRAM采用内部流水线结构来实现

高速操作。此架构是compartible与预取结构的2n个规则，但它也可以使

列地址可以在每个时钟周期改变，实现了高速的，完全的随机访问。预充电1

银行在访问其他三家银行之一，将隐藏预充电周期，并提供无缝，高速，

randon访问操作。

读取和写入访问的海力士同步DRAM被爆导向;

存取开始在一个选定的位置，并继续为在一个编程的顺序位置的设定数量。

访问开始以积极的命令，然后接着读或写命令的登记。

注册与激活指令的地址位用来选择银行，该行是

访问。注册暗合了读或写命令的地址位用来选择银行，

起始列位置的突发访问。

所有的输入都是LVTTL兼容。设备将有一个V

和V

DDQ

3.3V的电源（标称值）。

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同步DRAM内存的256Mbit

H57V2582GTR系列

256Mb的同步DRAM （ 32M ×8 ）的特点

●

标准SDRAM协议

内部4bank操作

电源电压： V

= 3.3V, V

DDQ

= 3.3V

所有器件引脚与LVTTL接口兼容

低电压接口，以减少I / O电源

8,192刷新周期/ 64ms的

的2个或3个可编程的CAS等待时间

可编程的突发长度和突发类型

- 1，2 ，4，8或全部页面为顺序突发

- 1，2 ，4或8对交错突发

●

C ~

手术

封装类型： 54_Pin TSOPII

该产品符合RoHS指令的相关指令。

●

订购信息

产品型号

H57V2582GTR-60C

H57V2582GTR-75C

H57V2582GTR-60L

H57V2582GTR-75L

时钟

频率

166MHz

133MHz

166MHz

133MHz

CAS

潜伏期

动力

正常

3.3V

低

动力

4Banks X 8Mbits

LVTTL

电压

组织

接口

注意：

1. H57V2582GTR - XXC系列：普通功率&商业温度。

2. H57V2582GTR - XXL系列：低功耗&商业温度。

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同步DRAM内存的256Mbit

H57V2582GTR系列

54 TSOP II引脚分配

VDD

DQ0

VDDQ

DQ1

VSSQ

DQ2

VDDQ

DQ3

VSSQ

VDD

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10/AP

VDD

VSS

DQ7

VSSQ

DQ6

VDDQ

DQ5

VSSQ

DQ4

VDDQ

VSS

DQM

CLK

CKE

A12

A11

VSS

54引脚TSOPII

400mil X 875mil

0.8毫米引脚间距

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