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注册240PIN DDR2 SDRAM DIMM内存模块
输入/输出功能描述
符号
CK0
TYPE
IN
极性
积极
EDGE
负
EDGE
高电平有效
引脚说明
正极线差分对系统时钟输入，其驱动输入到上-DIMM锁相环。
CK0
IN
负极线差分对的系统时钟输入端，其驱动输入到上-DIMM的锁相环。
CKE [1 ：0]的
IN
激活DDR2 SDRAM CK信号时高，停用时， CK信号为低电平。通过deactivat-
荷兰国际集团的钟表， CKE低启动省电模式或自刷新模式。
使相关联的DDR2 SDRAM命令译码器，当低和禁用命令
解码器时高。当指令译码器被禁用，新的命令将被忽略，但以前
行动仍在继续。等级0被选中S0 ;排名第1，选择由S1
片上终结的信号。
当在时钟的正上升沿采样。 RAS ， CAS和WE （连同S）定义
所输入的命令。
参考电压输入SSTL18
电源为DDR2 SDRAM输出缓冲器，以提供更好的抗噪声性能。对于目前所有的
DDR2无缓冲DIMM的设计，V
DDQ
共享同一个电源层与V
DD
销。
S[1:0]
IN
低电平有效
ODT [1：0 ]
RAS ， CAS ， WE
VREF
V
DDQ
BA [ 2 ：0]的
IN
IN
供应
供应
IN
高电平有效
低电平有效
-
其中8个DDR2 SDRAM内部银行被激活选择。
在一个银行激活指令周期，地址输入difines行地址（ RA0 RA13 ）
在读或写命令的周期，地址输入定义的列地址时，在采样
CK的上升沿的交叉点和CK的下降沿。除了列地址，接入点使用
调用autoprecharge操作在突发读或写周期的结束。如果AP是很高的。 ， autopre-
负责选择和BA0朋定义了预充电银行。如果AP处于低， autoprecharge是显示
体健。在预充电命令周期。 ， AP是配合使用BA0禁令，以控制哪些
银行（县）预充电。如果AP高，所有银行都将被考虑BA0 - BAN的状态预充电
输入。如果AP是低，则BA0禁用来哪家银行定义为预充电。
数据和校验位输入/输出引脚。
A [ 9 ： 0 ] ， A10 / AP
A[13:11]
IN
-
DQ [63： 0]，
CB [7：0 ]
IN
-
DM [ 8：0]
IN
高电平有效
DM为输入掩码信号为写入数据。当DM采样的高重合的输入数据被屏蔽
在写访问该输入数据。 DM进行采样DQS的两边。虽然DM引脚输入
只是，在DM装载匹配DQ和DQS装载。
电源线和地线的DDR2 SDRAM的输入缓冲器，以及核心逻辑。 V
DD
和V
DDQ
引脚连接到
V
DD
/V
DDQ
飞机上的这些模块。
V
DD
,V
SS
供应
积极
EDGE
负
EDGE
-
DQS [17 ：0]
I / O
差分数据选通信号的正线用于输入和输出数据
DQS [17 ：0]
I / O
差分数据选通信号的负线用于输入和输出数据
SA [ 2 ：0]的
IN
这些信号被捆绑在系统平面在V
SS
或V
DDSPD
配置串行SPD
EEPROM地址范围。
这是用于将数据传输进或流出该SPD EEPROM中的一个双向引脚。一个电阻可以CON组
连接的从SDA总线到V
DDSPD
在该系统平面来充当上拉。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可以从连接
SCL到V
DDSPD
作为一个上拉系统板上。
电源的SPD EEPROM 。此供给是分开的VDD / VDDQ电源面。 EEPROM
供应可操作在1.7V至3.6V 。
RESET引脚连接到寄存器，并在PLL OE引脚RST引脚。当低电平时，所有
注册输出将被拉低， PLL时钟的DRAM和寄存器（S ）将被设置为低
电平（在PLL将保持与输入时钟同步）
奇偶校验位的地址和控制总线（“1” 。奇数，“0” 。即使）
在地址和控制总线发现奇偶校验错误
（关于内存的DIMM未使用）使用的存储器总线分析工具
SDA
I / O
-
SCL
IN
-
VDDSPD
供应
RESET
IN
Par_In
Err_Out
TEST
IN
OUT
修订版0.3 / 2008年10月
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