HM5212165FTD-75/A60/B60
HM5212805FTD-75/A60/B60
描述
该HM5212165F组织为2097152字128兆位SDRAM
×
16-bit
×
4银行。该HM5212805F是
128 - Mbit的S DRA M奥尔加的发布为4194304 -W ORD
×
8-bit
×
4 - BA NK 。所有输入和输出ARえれFE RRE D中
时钟输入的上升沿。它被封装在标准的54引脚塑料TSOP II 。
特点
3.3 V电源
时钟频率： 133兆赫/ 100兆赫（最大）
LVTTL接口
单脉冲
RAS
4银行可以同时独立运作
突发读/写操作和突发读/单写操作能力
可编程的突发长度： 1/2/ 4/8 /整版
爆序列的2个版本
顺序（BL = 1/2/ 4/8 /全页）
交错（ BL = 1/2/4/8 ）
可编程
CAS
潜伏期： 2/3
通过DQM字节控制： DQM （ HM5212805F ）
： DQMU / DQML （ HM5212165F ）
刷新周期： 4096刷新周期/ 64毫秒
尔必达内存公司是NEC公司与日立公司合资的DRAM公司
L
EO
LVTTL 128M SDRAM接口
的133 MHz / 100 MHz的
2-Mword
×
16-bit
×
4-bank/4-Mword
×
8-bit
×
4-bank
的PC / 133 ，PC / 100的SDRAM
E0179H10 （版本1.0 ）
2001年7月16日
本产品成为了EOL于2005年6月。
Pr
od
uc
t
HM5212165FTD/HM5212805FTD-75/A60/B60
刷新2变化
自动刷新
自刷新
整页突发长度的能力
顺序突发
突发停止功能
订购信息
型号
HM5212165FTD-75*
1
HM5212165FTD-A60
HM5212165FTD-B60*
2
HM5212805FTD-75*
1
HM5212805FTD-A60
HM5212805FTD-B60*
2
注意事项： 1，在100 MHz运行
CAS
延时= 2 。
2. 66 MHz运行时
CAS
延时= 2 。
2
L
EO
频率
133兆赫
100兆赫
100兆赫
133兆赫
100兆赫
100兆赫
3
2/3
3
3
2/3
3
CAS
潜伏期
包
400万54引脚塑料TSOP II （ TTP - 54DA ）
数据表E0179H10
Pr
od
uc
t
HM5212165FTD/HM5212805FTD-75/A60/B60
管脚配置
(HM5212165F)
引脚说明
引脚名称
A0到A13
功能
地址输入
行地址
列地址
DQ0到DQ15
CS
RAS
CAS
WE
数据输入/输出
芯片选择
行地址选通命令
列地址选通命令
写使能
A0到A11
A0到A8
L
EO
V
CC
DQ0
V
CC
Q
DQ1
DQ2
V
SS
Q
DQ3
DQ4
V
CC
Q
DQ5
DQ6
V
SS
Q
DQ7
V
CC
DQML
WE
CAS
RAS
CS
A13
A12
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54引脚TSOP
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
DQ15
V
SS
Q
DQ14
DQ13
V
CC
Q
DQ12
DQ11
V
SS
Q
DQ10
DQ9
V
CC
Q
DQ8
V
SS
NC
DQMU
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
银行选择地址A12 / A13 （ BS ）V
CC
V
SS
V
CC
Q
V
SS
Q
NC
数据表E0179H10
3
Pr
（ TOP VIEW ）
od
引脚名称
功能
DQMU / DQML
输入/输出的掩码
CLK
时钟输入
CKE
时钟使能
电源内部电路
地上的内部电路
电源电路DQ
地面DQ电路
无连接
uc
t
HM5212165FTD/HM5212805FTD-75/A60/B60
管脚配置
(HM5212805F)
引脚说明
引脚名称
A0到A13
功能
地址输入
行地址
列地址
DQ0到DQ7
CS
RAS
CAS
WE
数据输入/输出
芯片选择
行地址选通命令
列地址选通命令
写使能
A0到A11
A0到A9
4
L
EO
V
CC
DQ0
V
CC
Q
NC
DQ1
V
SS
Q
NC
DQ2
V
CC
Q
NC
DQ3
V
SS
Q
NC
V
CC
NC
WE
CAS
RAS
CS
A13
A12
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54引脚TSOP
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
DQ7
V
SS
Q
NC
DQ6
V
CC
Q
NC
DQ5
V
SS
Q
NC
DQ4
V
CC
Q
NC
V
SS
NC
DQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
银行选择地址A12 / A13 （ BS ）V
CC
V
SS
V
CC
Q
V
SS
Q
NC
数据表E0179H10
Pr
（ TOP VIEW ）
od
引脚名称
DQM
功能
输入/输出的掩码
CLK
时钟输入
CKE
时钟使能
电源内部电路
地上的内部电路
电源电路DQ
地面DQ电路
无连接
uc
t
HM5212165FTD/HM5212805FTD-75/A60/B60
框图
(HM5212165F)
控制逻辑&
时序产生器
感测放大器& I / O总线
感测放大器& I / O总线
感测放大器& I / O总线
感测放大器& I / O总线
列解码器
列解码器
列解码器
列解码器
L
EO
列地址
计数器
行解码器
感测放大器& I / O总线
感测放大器& I / O总线
存储阵列
Bank0
列解码器
列解码器
Bank1
4096排
×
512列
×
8位
输入缓冲器
DQ8到DQ15
DQ0到DQ7
输入缓冲器
存储阵列
Bank0
4096排
×
512列
×
8位
Bank1
行解码器
列地址
计数器
A0到A13
上颗粒
A0到A8
A0到A13
行地址
卜FF器
刷新
计数器
列地址
卜FF器
行解码器
感测放大器& I / O总线
行解码器
感测放大器& I / O总线
行解码器
存储阵列
列解码器
存储阵列
列解码器
Bank2
4096排
×
512列
×
8位
存储阵列
Bank3
4096排
×
512列
×
8位
4096排
×
512列
×
8位
数据表E0179H10
5
Pr
输出缓冲器
输出缓冲器
存储阵列
存储阵列
Bank2
4096排
×
512列
×
8位
4096排
×
512列
×
8位
行解码器
行解码器
列地址
卜FF器
行地址
卜FF器
刷新
计数器
CLK
CKE
CS
RAS
CAS
WE
DQMU
/ DQML
od
Bank3
存储阵列
4096排
×
512列
×
8位
uc
行解码器
t
较低的颗粒
HM5212165F-75/A60/B60
HM5212805F-75/A60/B60
LVTTL 128M SDRAM接口
的133 MHz / 100 MHz的
2-Mword
×
16-bit
×
4-bank/4-Mword
×
8-bit
×
4-bank
的PC / 133 ，PC / 100的SDRAM
ADE - 203-1048A （ Z）
1.0版
2000年1月31日
描述
日立HM5212165F组织为2097152字128兆位SDRAM
×
16-bit
×
4银行。该
日立HM5212805F是组织为4194304字128兆位SDRAM
×
8-bit
×
4银行。所有的输入和
输出被称为在时钟输入的上升沿。它被封装在标准的54引脚塑料TSOP II 。
特点
3.3 V电源
时钟频率： 133兆赫/ 100兆赫（最大）
LVTTL接口
单脉冲
RAS
4银行可以同时独立运作
突发读/写操作和突发读/单写操作能力
可编程的突发长度： 1/2/ 4/8 /整版
爆序列的2个版本
顺序（BL = 1/2/ 4/8 /全页）
交错（ BL = 1/2/4/8 ）
可编程
CAS
潜伏期： 2/3
通过DQM字节控制： DQM （ HM5212805F ）
： DQMU / DQML （ HM5212165F ）
刷新周期： 4096刷新周期/ 64毫秒
HM5212165F/HM5212805F-75/A60/B60
刷新2变化
自动刷新
自刷新
整页突发长度的能力
顺序突发
突发停止功能
订购信息
型号
HM5212165FTD-75*
1
HM5212165FTD-A60
HM5212165FTD-B60*
2
HM5212165FLTD-75*
1
HM5212165FLTD-A60
HM5212165FLTD-B60*
2
HM5212805FTD-75*
1
HM5212805FTD-A60
HM5212805FTD-B60*
2
HM5212805FLTD-75*
1
HM5212805FLTD-A60
HM5212805FLTD-B60*
2
频率
133兆赫
100兆赫
100兆赫
133兆赫
100兆赫
100兆赫
133兆赫
100兆赫
100兆赫
133兆赫
100兆赫
100兆赫
CAS
潜伏期
3
2/3
3
3
2/3
3
3
2/3
3
3
2/3
3
包
400万54引脚塑料TSOP II （ TTP - 54DA ）
注意事项： 1，在100 MHz运行
CAS
延时= 2 。
2. 66 MHz运行时
CAS
延时= 2 。
2
HM5212165F/HM5212805F-75/A60/B60
管脚配置
(HM5212165F)
54引脚TSOP
V
CC
DQ0
V
CC
Q
DQ1
DQ2
V
SS
Q
DQ3
DQ4
V
CC
Q
DQ5
DQ6
V
SS
Q
DQ7
V
CC
DQML
WE
CAS
RAS
CS
A13
A12
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
（ TOP VIEW ）
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
DQ15
V
SS
Q
DQ14
DQ13
V
CC
Q
DQ12
DQ11
V
SS
Q
DQ10
DQ9
V
CC
Q
DQ8
V
SS
NC
DQMU
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
引脚说明
引脚名称
A0到A13
功能
地址输入
行地址
列地址
DQ0到DQ15
CS
RAS
CAS
WE
数据输入/输出
芯片选择
行地址选通命令
列地址选通命令
写使能
A0到A11
A0到A8
引脚名称
DQMU / DQML
CLK
CKE
功能
输入/输出的掩码
时钟输入
时钟使能
电源内部电路
地上的内部电路
电源电路DQ
地面DQ电路
无连接
银行选择地址A12 / A13 （ BS ）V
CC
V
SS
V
CC
Q
V
SS
Q
NC
3
HM5212165F/HM5212805F-75/A60/B60
管脚配置
(HM5212805F)
54引脚TSOP
V
CC
DQ0
V
CC
Q
NC
DQ1
V
SS
Q
NC
DQ2
V
CC
Q
NC
DQ3
V
SS
Q
NC
V
CC
NC
WE
CAS
RAS
CS
A13
A12
A10
A0
A1
A2
A3
V
CC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
（ TOP VIEW ）
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
DQ7
V
SS
Q
NC
DQ6
V
CC
Q
NC
DQ5
V
SS
Q
NC
DQ4
V
CC
Q
NC
V
SS
NC
DQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
引脚说明
引脚名称
A0到A13
功能
地址输入
行地址
列地址
DQ0到DQ7
CS
RAS
CAS
WE
数据输入/输出
芯片选择
行地址选通命令
列地址选通命令
写使能
A0到A11
A0到A9
引脚名称
DQM
CLK
CKE
功能
输入/输出的掩码
时钟输入
时钟使能
电源内部电路
地上的内部电路
电源电路DQ
地面DQ电路
无连接
银行选择地址A12 / A13 （ BS ）V
CC
V
SS
V
CC
Q
V
SS
Q
NC
4
HM5212165F/HM5212805F-75/A60/B60
框图
(HM5212165F)
A0到A13
上颗粒
A0到A8
列地址
计数器
列地址
卜FF器
A0到A13
行地址
卜FF器
刷新
计数器
行解码器
感测放大器& I / O总线
感测放大器& I / O总线
行解码器
感测放大器& I / O总线
行解码器
感测放大器& I / O总线
行解码器
存储阵列
列解码器
Bank0
4096排
×
512列
×
8位
存储阵列
列解码器
Bank1
4096排
×
512列
×
8位
存储阵列
Bank2
4096排
×
512列
×
8位
列解码器
存储阵列
Bank3
4096排
×
512列
×
8位
列解码器
输入缓冲器
输出缓冲器
CLK
CKE
控制逻辑&
时序产生器
CS
RAS
CAS
WE
DQMU
/ DQML
DQ8到DQ15
DQ0到DQ7
输入缓冲器
输出缓冲器
感测放大器& I / O总线
感测放大器& I / O总线
感测放大器& I / O总线
感测放大器& I / O总线
存储阵列
列解码器
Bank0
4096排
×
512列
×
8位
存储阵列
列解码器
Bank1
4096排
×
512列
×
8位
存储阵列
列解码器
Bank2
4096排
×
512列
×
8位
存储阵列
Bank3
4096排
×
512列
×
8位
列解码器
行解码器
行解码器
行解码器
行解码器
列地址
计数器
列地址
卜FF器
行地址
卜FF器
刷新
计数器
较低的颗粒
5
QQ：2880707522 复制
