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HIP7010
超前信息
1996年8月
J1850字节级的接口电路
描述
Intersil的HIP7010 , J1850字节级的接口电路,是一个
Intersil的家庭低成本多路接线成员
集成电路。该HIP7010的集成功能提供
与组件关键是建立一个“ B类”系统设计
复用的通信网络接口,它完全
符合VPW复用接线协议特定网络版
在SAE J1850标准。的HIP7010被设计成
经由各种各样的主机微处理器的接口
标准的三线,高速( 1MHz的),同步,串行
界面。该HIP7010自动生成正确
诬陷VPW消息,
预先考虑
帧的开始
( SOF )符号和计算,并附加了CRC
校验字节。所有电路需要传入MES系统解码
先贤,以验证CRC字节,并以检测场所,完
数据( EOD ) ,总线空闲,以及非法符号被包括在内。在 -
帧响应( IFRS )的完全支持类型1 ,
类型2和类型3的消息,用适当的正常 -
位化自动生成的。该HCMOS设计
允许适当opeSration从不同的输入频率
2MHz至12MHz的。连接到J1850总线通过一个接口
SIL HIP7020 。
特点
完全支持VPW (可变脉冲宽度)消息
SAE J1850标准的B类数据的做法
通信网络接口
- 3线,高速,同步,串行接口
减少布线费用
直接与68HC05和68HC11型SPI接口
端口
1MHz时, 8位传输主机和HIP7010间
尽量减少主机服务要求
自动发送正确陷害消息
预先考虑到SOF第一个字节的CRC追加到最后
字节
故障保护设计,包括,慢时钟检测
电路,防止J1850总线闭锁,由于系统
错误或输入时钟丢失
自动碰撞检测
数据( EOD ) ,休息,空闲总线和无效的符号结束
(噪音/非法符号)检测
支持帧与响应的产生
归位( NB)的1型,2型和3型
消息
等待 - 对于空闲模式降低主机处理负荷在
非应用消息
状态寄存器标志的电流提供信息
J1850总线状态
串行I / O引脚活动仅在转让 - 公交车
其它设备可以使用95 %的时间
测试引脚提供了内置的试验能力
在系统诊断和测试工厂
高速( 4X ),接收模式的生产和
诊断测试/编程
与输入时钟频率宽范围内工作
节能省电模式
- -40
o
C至+ 125
o
C温度范围
单3.0V至6.0V电源
订购信息
温度。
PART数的范围(
o
C)
HIP7010P
HIP7010B
-40 +125
-40 +125
14引脚塑料DIP
14引脚塑封SOIC (N )
PKG 。号
E14.3
M14.15
引脚
HIP7010 ( SOIC , PDIP )
顶视图
空闲1
VPWIN 2
VPWOUT 3
V
DD
4
RESET 5
测试6
SACTIVE 7
14 RDY
13 STAT
12 CLK
11 V
SS
10单
9 SOUT
8 SCK
注意:这些器件对静电放电敏感;遵循正确的IC处理程序。
www.intersil.com或407-727-9207
|
版权
Intersil公司1999
网络文件编号
3644.2
1
HIP7010
框图
10
A
B MUX
C
最低位
最高位
输出数据
3
VPWOUT
J1850 VPW符号
编码器/解码器
数据移位寄存器
DECODED VPW IN
2
VPWIN
9
SOUT
A
MUX
B
状态/控制字节
CRC发生器/校验器
SCK
空闲
RDY
STAT
CLK
RESET
TEST
SACTIVE
8
1
14
13
12
5
6
7
定时
发电机
状态机
和控制逻辑
V
DD
4
V
SS
11
引脚说明
引脚数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
引脚名称
空闲
VPWIN
VPWOUT
V
DD
RESET
TEST
SACTIVE
SCK
SOUT
V
SS
CLK
STAT
RDY
IN / OUT
OUT
IN
OUT
-
IN
IN
OUT
OUT
OUT
IN
-
IN
IN
IN
CMOS输出
CMOS施密特(无V
DD
二极管)
CMOS输出
电源
CMOS施密特(无V
DD
二极管)
CMOS输入,下拉
CMOS输出
三态与下拉
三态与下拉
CMOS输入,下拉
CMOS施密特(无V
DD
二极管)
CMOS输入,下拉
CMOS输入,下拉
引脚说明
2
HIP7010
绝对最大额定值
电源电压(V
DD
) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 - 0.3V至+ 7.0V
输入或输出电压
引脚V
DD
二极管。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 - 0.3V至V
DD
+0.3V
针无V
DD
二极管。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3V至+ 10.0V
ESD分类科幻阳离子。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2级
门数。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 2500 ·盖茨
热信息
热阻
θ
JA
塑料DIP封装。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 100
o
C / W
SOIC封装。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 120
o
C / W
在125的最大封装功耗
o
C
DIP封装。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 250mW的
SOIC封装。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 200mW的
工作温度范围(T
A
) . . . . . . . . . . . -40
o
C至+ 125
o
C
存储温度范围(T
英镑
). . . . . . . . . . . -65
o
C至+150
o
C
结温。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 150
o
C
引线温度(焊接, 10秒) 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 265
o
C
注意:如果运行条件超过上述“绝对最大额定值” ,可能对器件造成永久性损坏。这是一个压力只有额定值和运作
该设备在这些或以上的本规范的业务部门所标明的任何其他条件是不是暗示。
工作条件
工作电压范围。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 + 3.0V至+ 5.5V
工作温度范围。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -40
o
C至+ 125
o
C
输入低电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0V至+ 0.8V
输入高电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 ( 0.8V
DD
)到V
DD
输入上升和下降时间
CMOS输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。最大为100ns
CMOS施密特输入。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 .Unlimited
电气连接特定的阳离子
电源电流
工作电流
掉电模式(注1 )
钟停了(注2 )
输入高电压
T
A
= -40
o
C至+ 125
o
C,V
DD
= 5V
DC
±10%,
除非另有规定编
符号
条件
典型值
最大
单位
参数
I
OP
I
PD
I
停止
CLK = 2.0 MHz的
PD = 1
CLK = V
SS
或V
DD
-
-
-
1.0
50
5.0
5.0
150
50
mA
A
A
CMOS电平(SIN , STAT , RDY , TEST )
施密特触发器( RESET , CLK , VPWIN )
输入低电压
CMOS电平(SIN , STAT , RDY , TEST )
施密特触发器( RESET , CLK , VPWIN )
高电平输入电流
(CLK , VPWIN , RESET)
输入缓冲器具有下拉(SIN ,测试, STAT , RDY )
低电平输入电流
(CLK , VPWIN , RESET)
输入缓冲器具有下拉(SIN ,测试, STAT , RDY )
输出高电压
( SCK , SOUT , VPWOUT , IDLE , SACTIVE )
输出低电压
( SCK , SOUT , VPWOUT , IDLE , SACTIVE )
高阻抗漏电流
三态与下拉电阻( SCK , SOUT )
V
IH
0.7V
DD
0.8V
DD
-
-
V
DD
V
DD
V
V
V
IL
V
SS
V
SS
-
-
0.3V
DD
0.2V
DD
V
V
I
IH
V
IN
= V
DD
-1
100
0.001
200
1
500
A
A
A
A
I
IL
V
IN
= V
SS
-1
-10
-0.001
-0.01
1
10
V
OH
I
负载
- 0.8毫安
V
DD
-0.8
-
-
V
V
OL
I
负载
= -1.6毫安
-
-
0.4
V
I
OZ
V
OUT
= V
DD
V
OUT
= V
SS
100
-10
0.2
200
500
10
A
A
V
施密特触发器的滞后电压
( RESET , CLK , VPWIN )
注意事项:
V
HYS
0.5
2.0
1.单, STAT , RDY和测试= V
SS
;
SACTIVE ,SCK和SOUT无关;
VPWIN = V
DD
; CLK = 10MHz时。
2.单, STAT , RDY和测试= V
SS
;
SACTIVE ,SCK和SOUT无关; VPWIN = V
DD
; (D)= 1 。
3
HIP7010
串行接口时序
-
-
(1)
(2)
符号
-
-
t
CYC
t
领导
工作频率
输入CLK占空比
SCK周期时间
SACTIVE交货期
状态/控制权转移前
数据传输之前
(3)
t
LAG
SACTIVE滞后时间
状态/控制权转移后
数据传输结束后
(4)
(5)
(6)
(7)
(8)
(9)
t
SCKH
t
SCKL
t
DVSCK
t
SCKDX
t
DZDA
t
DADZ
t
DVSCK
t
DXSCK
t
上升
t
秋天
t
STATH
t
RDYh
t
ResetL
(16)
t
SACTIVE
时钟( SCK )的时候
时钟( SCK ),低电平时间
所需的数据建立时间(SIN到SCK )
所需的数据保持时间(SIN SCK后)
有效的数据从高阻抗延迟( SACTIVE到SOUT活动)
数据主动为高阻延迟( SACTIVE到SOUT高
阻抗)
数据输出建立时间( SOUT
到SCK )
数据输出保持时间( SCK后SOUT )
输出上升时间( 0.3V
DD
到0.7V
DD
, C
L
= 100pF的)
输出下降时间( 0.7V
DD
到0.3V
DD
, C
L
= 100pF的)
需要STAT脉冲宽度
需要RDY脉冲宽度
需要复位脉冲宽度
SACTIVE延迟从RDY ( IDLE = V
SS
)
SACTIVE延迟从STAT (FTU = 0 )
(17)
(18)
(19)
t
RDYSCK
t
SCKRDY
t
REC
f
注意:
1.所有参数在HIP7010组分不是系统的特定网络连接的阳离子。参数特定网络版的“必需” (即,T
STATH
)指
的HIP7010的要求。如果一个“必需的”脉冲宽度为特定网络版为75ns最大,这意味着75ns的最大宽度
任何HIP7010设备都需要。因此,一个系统,该系统提供了一种
最低
75ns的脉冲宽度将满足这
最大
要求。
需要RDY移走时间之前最后一个SCK短RDY
经过最后一个SCK为长期需要RDY RDY保持时间
需要序列恢复时间( SACTIVE后最短时间
直到下一个RDY / STAT )
慢时钟频率的检测限
650
1250
450
450
-
-
-10
-
750
1300
500
500
10
-10
10
10
850
1400
550
550
50
40
-
40
ns
ns
ns
ns
ns
ns
ns
ns
450
1150
750
1225
850
1300
ns
ns
(参见图1-图7 )T
A
= -40
o
C至+ 125
o
C,V
DD
= 5V
DC
±10%,
除非另有规定编
参数
2
40
-
典型值
8
50
1.0
最大
12
60
-
单位
兆赫
%
兆赫
(10)
(11)
(12)
(13)
(14)
(15)
375
375
15
7
-
-
-
1150
5
-
-
-
475
475
75
25
20
20
20
1750
285
25
0
675
-
-
150
75
75
75
75
2450
900
100
100
750
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
20
80
200
千赫
4
HIP7010
STAT
(输入)
(14)
RDY ( SHORT )
(输入)
(15)
RDY ( LONG )
(输入)
SACTIVE
(输出)
(16)
(17)
(18)
(19)
(2)
(1)
(13)
(12)
(3)
SCK
(输出)
(4)
(5)
D7O
D6O
D0O
(9)
SOUT
(输出)
(8)
(10)
(11)
D7I
D6I
D0I
(输入)
(6)
(7)
图1.串行接口时序图
注意事项:
1.测量点是从V
DD
/ 2,除12和13,它们V的测量
IL
和V
IH 。
2.所有的时序承担适当的CLK频率和分频选择值来生成1MHz的SCK 。
功能引脚说明
本节提供了每14个引脚中的一个描述
的HIP7010如图2 。
空闲1
VPWIN 2
VPWOUT 3
V
DD
4
RESET 5
测试6
SACTIVE 7
14 RDY
13 STAT
12 CLK
11 V
SS
10单
9 SOUT
8 SCK
CLK (时钟 - 输入)
时钟输入( CLK )提供了基本的时间基准为参考
ENCE所有J1850符号检测和生成。串行
该HIP7010和主机之间的总线传输单片机
控制器也被赋时基于所述时钟输入。正确的VPW
符号检测和产生需要一个2MHz的时钟
在内部来源于CLK输入。各种CLK
输入频率可通过分割容纳
在状态/控制寄存器选择位(见
状态/配置
控制寄存器
有关详细信息) 。
内部慢时钟检测电路监视CLK输入
信号,并产生一个HIP7010复位如果时钟处于无效状态
1/f
。这是一种安全机制,防止
阻断J1850和串行总线在一个时钟的情况下
失败。慢速时钟检测复位,也可以故意
通过抑制外部CLK输入转换调用。
电源可以在主机控制通过的PowerDown减少
在状态位/控制寄存器(见状态/控制寄存器
器的详细信息) 。设置掉电位有效地阻止
该HIP7010的内部时钟。
图2. 14引脚DIP和SO端子分配
V
DD
和V
SS
(电源)
电源是利用这两个引脚提供给HIP7010 。 V
DD
被连接到正电源和V
SS
被连接到
负电源。
5
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    HIP7010
    -
    -
    -
    -
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电话:13910052844(微信同步)
联系人:刘先生
地址:海淀区增光路27号院增光佳苑2号楼1单元1102/1202室
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