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位置：首页 > IC型号导航 > 首字符H型号页 > 首字符H的型号第1106页 > H5RS5223CFR-14C
H5RS5223CFR
512Mbit的（ 16Mx32 ） GDDR3 SDRAM
H5RS5223CFR
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
修订版1.5 /七月2008年
1
H5RS5223CFR
修订历史
调整
0.1
0.2
0.3
页面
定义目标规格。
改变tCK_max到2ns的在（ -n0 ） & PKG绘图值
1.修改从6V / ns至3V / ns的压摆率第54页。
2.在插入零件编号代码“C” ，这意味着“正常供电
和商业温度“ 。
插入1.2GHz的速度斌
加入IDD值
47
43
44
44
3
48
51-52
55
改变IDDO / IDD1 / IDD5A值
插入热特性表（表12）
插入IO基准电压（注V
REF
)
插入的说明（ VDD / VDDQ ）
1.
2.
3.
4.
插
插
插
插
1.3GHz的速度斌（ -N3C ）
IDD值1.3GHz的
AC参数值1.3GHz的
Eletrical特性的使用价值为1.3GHz的
历史
日期
2007年10月
2007年10月
2007年11月
备注
初步
初步
初步
0.4
1.0
1.1
1.2
1.3
1.4
1.5
2007年12月
2008年1月
2008年1月
2008年3月
五月。 2008年
2008年6月
2008年7月
初步
Rev.1.5 / 2008年7月
2
H5RS5223CFR
描述
海力士H5RS5223是一个高速CMOS ，动态随机存取含536,870,912位的内存。
海力士H5RS5223在内部配置为八银行的DRAM 。
的力士H5RS5223使用双数据速率的体系结构来实现高速opreration 。双倍数据速率架构
本质上具有4n预取结构，以用于传输每个时钟周期两个数据字的I / O管脚的接口。单一
读或写访问的力士H5RS5223由一个4n比特的宽，在内部DRAM芯每隔2个时钟周期的数据传输
和两个相应的n比特宽的二分之一时钟周期的数据在I / O引脚的传输。读取和写入访问的海力士
H5RS5223被爆导向;存取开始在选定的地点和持续的地点在一个亲一个设定的号码
编程序列。访问开始以积极的命令的登记，然后接着写的COM的读
命令。注册与激活指令的地址位用于选择和行进行访问
（ BA0 ， BA1 ， BA2选择银行; A0 -A11选择行） 。在读或写命令的地址位重合注册
用于选择的突发访问起始列位置。之前的正常运行中，力士H5RS5223进行初始
化的。
特点
2.05V / 1.8V / 1.5V电源的支持
（欲了解更多详细信息，请参阅表12第43页）
每字节单端读选通（ RDQS ）
每字节单端写选通（ WDQS ）
内部，流水线双倍数据速率（DDR）架构;
每个时钟周期2的数据访问
片上终端
输出驱动强度调整由EMRS
校准输出驱动器
差分时钟输入（ CK和CK ＃ ）
命令中输入的每个正CK边缘
RDQS边沿对齐与读取数据;与WDQS
中心对齐与写入数据
8个内部银行的并发操作
CAS延迟时间： 4 11 （时钟）
数据掩码（DM ），用于掩蔽写数据
4N预取
可编程的突发长度： 4,8
32毫秒， 8K周期自动刷新
自动预充电选项
自动刷新和自刷新模式
1.8V伪漏极开路I / O
同时自动预充电支持
tRAS的锁定支持，主动终止支持
可编程写等待时间（1， 2，3， 4，5， 6）
与SEN引脚的边界扫描功能
与MF引脚镜像功能
订购信息
产品型号
H5RS5223CFR-N3C
H5RS5223CFR-N2C
H5RS5223CFR-N0C
H5RS5223CFR-11C
H5RS5223CFR-14C
H5RS5223CFR-20C
H5RS5223CFR-14L
H5RS5223CFR-18C
VDD/VDDQ=1.5V
VDD/VDDQ=1.8V
VDD/VDDQ=2.05V
电源
时钟频率
1300MHz
1200MHz
1000MHz
900MHz
700MHz
500MHz
700MHz
550MHz
最大数据速率
2600Mbps/pin
2400Mbps/pin
2000Mbps/pin
1800Mbps/pin
1400Mbps/pin
1000Mbps/pin
1400Mbps/pin
1100Mbps/pin
POD_15
POD_18
10mmx14mm
136ball FBGA
接口
包
注）
上述海力士P / N和他们的子组件同质均符合RoHS （ &无铅）标准
Rev.1.5 / 2008年7月
3
H5RS5223CFR
BALLOUT配置
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
VDDQ
VSSQ
VDDQ
2
VDD
DQ0
DQ2
3
VSS
DQ1
DQ3
4
ZQ
VSSQ
VDDQ
5
6
7
8
9
MF
VSSQ
VDDQ
10
VSS
DQ9
DQ11
11
VDD
DQ8
DQ10
12
VDDQ
VSSQ
VDDQ
VSSQ
W DQS0 RDQS0
VSSQ
VDDQ
VDD
VSS
VREF
VSS
VDD
VSS
VDD
VDDQ
DQ4
DQ6
VSSQ
A1
NC
A10
VSSQ
DQ24
DQ26
DM0
DQ5
DQ7
RAS ＃
俄罗斯足协
A2
DQ25
DQ27
DM3
VDDQ
CAS ＃
BA0
CKE
VDDQ
A0
A11
A3
VDDQ
VSSQ
RDQS1 W DQS1
VSSQ
VDDQ
CS ＃
BA1
宽E ＃
VDDQ
A4
A7
A9
VDDQ
DM1
DQ13
DQ15
BA2
CK ＃
A6
DQ17
DQ19
DM2
DQ12
DQ14
VSSQ
A5
CK
A8/AP
VSSQ
DQ16
DQ18
VDDQ
VDD
VSS
VREF
VSS
VDD
VSS
VDD
VDDQ
VSSQ
W DQS3 RDQS3
VSSQ
VDDQ
VSSQ
VDDQ
DQ28
DQ30
VDD
DQ29
VDDQ
DQ31
VSSQ
VSS
SEN
VSSQ
RDQS2 W DQS2
VSSQ
VDDQ
VSSQ
水库
DQ21
DQ23
VSS
DQ20
DQ22
VDD
VDDQ
VSSQ
VDDQ
16M ×32
CON组fi guration
刷新计数
银行地址
行地址
列地址
AP旗
2M ×32× 8银行
8k
BA0 - BA2
A0~A11
A0~A7, A9
A8
Rev.1.5 / 2008年7月
4
H5RS5223CFR
功能框图
8Banks X的2Mbit ×32 I / O的双数据速率同步DRAM
CKE
CK
CK ＃
命令
解码
CS ＃
RAS ＃
CAS ＃
W
E#
控制
逻辑
BANK7
BANK6
BANK5
BANK4
BANK3
BANK0
BANK2
BANK1ROW
地址
LATCH
BANK0 &
行解码器
地址
40%
LATCH
＆放大器;
解码器
模式寄存器
15
12
刷新
计数器12
ROW
地址
MUX
12
BANK7
BANK6
BANK5
BANK4
BANK3
BANK2
BANK1
BANK0
内存
ARRAY
(4096x512x128)
BANK0
内存
ARRAY
(4096x512x128)
感测放大器
CCL0 ， CCL1
32
128
读
LATCH
32
32
32
MUX
32
数据
CK / CK ＃
DLL
DRVRS
DQ0~DQ31
感测放大器
66,536
3
输入
注册
I / O选通
DM面膜逻辑
银行
控制
逻辑
128
4
4
16
512
(x128)
CK / CK ＃
4
4
4
4
4
32
32
32
32
32
RCVRS
W
DQS(0~3)
A0~A11
BA0- BA2
15
地址
注册
3
128
COLUMN
解码器
CK / CK ＃
9
COLUMN
地址
计数器
LATCH
7
2
W
RITE
FIFO
＆放大器;
DRIVERS
面膜
4
4
32
DM(0~3)
CK出
在CK
32
128
数据
32
32
COL0 ， COL1
4
Rev.1.5 / 2008年7月
5
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HV1414C
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