GAL6002
高性能ê
2
CMOS FPLA
通用阵列逻辑
特点
高性能ê
2
CMOS
技术
- 15ns的最大传播延迟
- 75MHz的最大频率
- 6.5ns最大时钟到输出延迟
- TTL兼容16毫安输出
- UltraMOS
先进的CMOS技术
ACTIVE PULL -UPS上的所有引脚
低功耗CMOS
- 90毫安典型电流Icc
E
2
电池技术
- 可重构逻辑
- 可编程细胞
- 100％测试/ 100 ％的收益率
- 高速电擦除（ <100ms ）
- 20年的数据保存
前所未有的功能密度
- 78 ×64 ×36 FPLA架构
- 10输出逻辑宏单元
- 8埋逻辑宏单元
- 20个输入和I / O逻辑宏单元
高级设计灵活性
- 异步或同步时钟
- 独立的状态寄存器和输入时钟引脚
- 现有的24针PAL功能的超集
和FPLA设备
应用程序包括：
- 排序
- 状态机控制
- 多个PLD器件集成
14
功能框图
ICLK
输入
时钟
2
输入
2-11
14
23
11
{
ILMC
RESET
IOLMC
和
产量
启用
D
E
23
OLMC
0
7
OR
D
BLMC
E
{
输出
14 - 23
OCLK
产量
时钟
宏单元名称
ILMC
BLMC
OLMC
输入逻辑MACROCELL
埋逻辑宏
输出逻辑宏单元
IOLMC I / O逻辑宏
PINNAMES
I
0
- I
10
ICLK
OCLK
输入
输入时钟
输出时钟
I / O / Q
V
CC
GND
双向
电源（+ 5V）的
地
描述
有一个FPLA架构， GAL6002提供卓越
灵活的状态机的设计。该GAL6002提供最高
功能集成，灵活性和速度的程度目前
采用24引脚， 300mil的封装。 ê
2
CMOS技术提供
高速（ <100ms ）擦除时间，提供重新编程的能力
或快速而有效地重新配置设备。
该GAL6002有10个可编程的输出逻辑宏单元
（ OLMC ）和8个可编程逻辑埋宏单元（ BLMC ） 。在
此外，还有10输入逻辑宏单元（ ILMC ）和10
I / O逻辑宏单元（ IOLMC ） 。提供了用于两个时钟输入
独立控制的输入和输出宏单元。
独特的测试电路和可编程细胞允许完全的交流，
直流电，并且在生产过程中进行功能测试。其结果是，晶格
安森美半导体提供100％的现场可编程性和
所有GAL产品的功能。此外， 100擦除/写周期
并且在超过20年的数据保存指定。
引脚配置
PLCC
I / ICLK
I / ICLK
I / O / Q
I / O / Q
VCC
NC
DIP
1
24
VCC
I / O / Q
I
I
25
I / O / Q
I / O / Q
I
I
4
I
I
I
NC
I
I
I
11
12
9
7
5
2
28
26
I
I
I
I
I
I
I
I
GND
12
6
GAL
6002
18
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
I / O / Q
13
OCLK
23
I / O / Q
NC
GAL6002
顶视图
14
16
21
I / O / Q
I / O / Q
19
18
I / O / Q
I
I
OCLK
GND
NC
I / O / Q
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更改，恕不另行通知。
I / O / Q
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电话： （ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8556 ; http://www.latticesemi.com
1997年7月
6002_02
1
特定网络阳离子
GAL6002
输入逻辑宏单元（ ILMC ）和I / O逻辑宏单元（ IOLMC ）
该GAL6002具有两个可配置的输入部分。勒芒洲际大奖赛
部对应于所述专用输入管脚（2-11）和
IOLMC到I / O引脚（ 14-23 ） 。每个输入部分是单独
配置为异步，锁定，或注册输入。针
1（ ICLK ）被用作一个使能输入，用于锁存宏单元或作为
时钟输入注册的宏单元。单独配置的
输入，为系统设计师提供无与伦比的设计灵活性。
随着GAL6002 ，外部输入寄存器和锁存器不是
有必要的。
无论是勒芒洲际大奖赛和IOLMC被单独配置和
ILMC可以独立于IOLMC的配置。三
有效的宏小区的配置和其相关联的熔丝号为
在下面几页的图表显示。注意，这些
可编程单元由逻辑编译器软件构成。
用户不需要手动操作这些架构
位。
输出逻辑宏单元（ OLMC ）和埋逻辑宏单元（ BLMC ）
在或阵列的输出馈两组宏单元。一
八国集团宏被埋没;它的输出反馈直接
成与阵列，而不是器件引脚。这些细胞被称为
埋逻辑宏单元（ BLMC ） ，并且是有用的建筑
状态机。宏小区的所述第二组包括10个
细胞，它们的输出，除了反馈到与阵列
可在器件引脚。在这一组细胞被称为
输出逻辑宏单元（ OLMC ） 。
输出和埋逻辑宏单元可配置
宏由宏单元的基础。埋地和输出逻辑宏单元
可以被设置为下列三种结构中的一种：组合，D型
注册和项（异步）的时钟，或D / E型寄存器。
输出宏单元总是有I / O能力，具有方向控制
由10个输出使能（ OE ）产品的条款提供。另外，
每个OLMC输出的极性是通过所选择的
可编程极性控制单元被称为XORD 。极性选择
对于BLMCs通过真实和补充形式的选择
其反馈到与阵列。所有E（启用）之和极性
条款通过XORE可编程单元选择。
当输出或埋逻辑宏单元被配置为
D / E型寄存器，该寄存器的内容共同OCLK主频
和寄存器的时钟使能输入可通过相关的控制
"E"和项。此配置是建立柜台和有用
状态机与数保持和状态保持功能。
当宏小区被配置为-D型寄存器的总和
长期时钟寄存器始终处于启用状态和相关的“E”
总和术语被直接路由到时钟输入。此证
异步可编程时钟，在选定的寄存器逐
注册的依据。
同时在输出寄存器和逻辑埋大电池特征
一个常见的RESET乘积项。此高电平有效乘积项
允许寄存器被异步复位。所有寄存器复位
到逻辑零。与反相输出缓冲器，该输出引脚将
复位为逻辑1 。
有从每个OLMC两个可能的反馈路径。第一
路径是直接从OLMC （该反馈是输出前
缓冲液）。当OLMC被用作输出，第二反馈
路径是通过IOLMC 。有了这个双反馈的安排，
该OLMC可永久埋不失使用的
相关OLMC引脚为输入或动态陪葬
使用输出使能乘积项。
在此设备中使用的D / E寄存器为设计人员提供了终极
在灵活性和实用性。在D / E寄存器结构可效仿
的RS ， JK，和T具有相同的效率寄存器作为一个专用RS ，
JK或T寄存器。
三个宏小区的配置示于上图
以下页面。这些可编程的细胞也被配置
由逻辑编译软件。用户并不需要手动
操纵这些结构位。
3
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