初步
FM28V100
为1Mbit字节宽度的F- RAM存储器
特点
1Mbit的铁电非易失性RAM
组织为128Kx8
高耐用性100万亿美元（ 10
14
）读/写操作
无需等待的写入
页面模式操作，以33MHz的
先进的高可靠性铁电工艺
优越于电池供电的SRAM模块
没有电池忧虑
整体可靠性
真正的表面安装解决方案，没有返工步骤
优越的防潮，防震，振动
SRAM替代
JEDEC 128Kx8 SRAM引脚排列
60 ns的访问时间， 90 ns的周期时间
低功耗工作
2.0V - 3.6V电源
待机电流90
A
（典型值）
有源电流7 mA （典型值）
行业标准配置
工业级温度-40 ° C至+ 85°C
32引脚“绿色” / RoHS封装
概述
该FM28V100是128K ×8非易失性存储器
读取和写入像一个标准的SRAM 。一
铁电随机存取存储器或F -RAM是
非易失性的，这意味着数据后保留
电源被移除。它提供了数据保持
10年同时消除了可靠性问题，
功能性的缺点，而且系统设计
电池供电的SRAM （ BBSRAM ）的复杂性。
快写时序和非常高的写入耐用性化妆
F-RAM优于其它类型的存储器。
在系统的FM28V100的操作非常相似
到其他RAM器件，可以用来作为一个下拉
替代标准的SRAM 。读取和写入
周期可通过切换芯片被触发使能引脚
或简单地通过改变地址。这架F -RAM
存储器是非易失性的，由于其独特的强电介质
存储过程。这些特性使得FM28V100
适用于需要非易失性存储器应用
频繁或快速写操作在一个SRAM的形式。
设备规格都保证在
工业温度范围-40 ° C至+ 85°C 。
引脚配置
A11
A9
A8
A13
WE
CE2
A15
VDD
NC *
A16
A14
A12
A7
A6
A5
A4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
OE
A10
CE1
DQ7
DQ6
DQ5
DQ4
DQ3
VSS
DQ2
DQ1
DQ0
A0
A1
A2
A3
TSOP -I
*预留A17上的2Mb
订购信息
FM28V100-TG
32引脚“绿色” / RoHS指令TSOP
FM28V100 - TGTR 32针“绿色” / RoHS指令TSOP ，
磁带&卷轴
这是一个已经固定的目标规格，但受产品
改变正在申请鉴定的结果。
修订版1.2
2010年5月
Ramtron的国际公司
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO 80921
（ 800 ） 545 - FRAM ， （ 719 ） 481-7000
http://www.ramtron.com
分页： 13 1
FM28V100 - 128Kx8 FRAM
地址锁存
行解码器
A(16:3)
A(16:0)
16K ×64
F-RAM阵列
A(2:0)
...
CE1 ， CE2
2
WE
OE
控制
逻辑
列解码器
I / O锁存&总线驱动程序
DQ （ 7 ： 0 ）
图1.框图
引脚说明
引脚名称
TYPE
A(16:0)
输入
/ CE1 ， CE2
输入
/ WE
输入
/ OE
DQ （ 7 ： 0 ）
NC
VDD
VSS
输入
I / O
-
供应
供应
引脚说明
地址输入： 17地址线选择的F-RAM阵列131,072字节之一。该
地址值被锁存的/ CE1的下降沿（而CE2高）或上升沿
CE2 （在/ CE1低） 。地址A（ 2 ： 0 ）用于页面模式读取和写入操作。
芯片使能输入：设备选择和新的内存访问开始在下降
的/ CE1的边缘（而CE2高）或CE2的上升沿（当/ CE1低）。整个
地址被内部锁存在此点。在CE2引脚拉高内部。
写使能：一个写周期开始时/ WE为有效。上升沿使
FM28V100写的DQ总线的F-RAM阵列上的数据。的/ WE的下降沿
锁存一个新的列地址的快速页面模式写周期。
输出使能：当/ OE为低电平时， FM28V100驱动数据总线时，有效数据
可用。拉高/ OE高的三态DQ引脚。
数据：用于访问所述的F- RAM阵列的8位双向数据总线。
无连接：此引脚没有内部连接。
电源电压
地
修订版1.2
2010年5月
分页： 13 2
FM28V100 - 128Kx8 FRAM
功能真值表
1
/CE1
CE2
H
X
X
L
H
↓
L
↑
L
H
L
H
H
↓
L
↑
L
H
L
H
H
↑
L
↓
/ WE
X
X
H
H
H
H
L
L
↓
↓
X
X
A(16:3)
X
X
V
V
没有变化
变化
V
V
V
没有变化
X
X
A(2:0)
X
X
V
V
变化
V
V
V
V
V
X
X
手术
待机/空闲
读
页面模式读取
随机读取
/ CE控制的写
2
/ WE控制的写
2, 3
页写模式
4
启动预充电
注意事项：
1 ）H =逻辑高电平， L =逻辑低电平，V =有效的地址， X =无关。
2）对于写周期，数据在被锁存的/ CE1和CE2是下降沿的/ WE的上升沿取
是第一位的。
3 ） / WE控制的写周期开始作为一个读周期， A（ 16 ： 3 ）被锁定即可。
4）地址A（2 ：0）必须保持稳定页模式操作过程中，至少15纳秒。
修订版1.2
2010年5月
第13 3
FM28V100 - 128Kx8 FRAM
概观
该FM28V100是一个单字节宽的F- RAM存储器
在逻辑上组织为131072 ×8 ，并访问
采用业界标准的并行接口。所有数据
写入部被立即非易失性无
延时。该器件提供页面模式操作这
在提供更高的速度访问地址
页（行） 。到不同的页面的访问被触发
通过触发一个芯片使能引脚或简单地通过改变
上部地址A （16 ：3）。
在/ CE的控制的写入时，/ WE信号被断言
开始前的存储周期。即， / WE为
为低电平时，器件与芯片激活启用。
在这种情况下，器件开始的存储器周期作为
写。该FM28V100不会驱动数据总线
不管/ OE的状态，只要/ WE为低。
输入数据必须是有效的时，该设备是
取消带芯片使能。在/ WE控制
写的存储器周期开始时，该设备是
带芯片的激活启用。在/ WE信号下降
一段时间后。因此，存储器周期开始
作为读出。数据总线将被驱动，如果/ OE为低，
但它会高阻次/ WE为低电平。该
/ CE-和/ WE控制的写时序案件
第12页上显示在
写周期时序2
图中，数据总线被示为一个Hi -Z状态
虽然是写使能芯片和前
所需的建立时间。虽然这被吸引到看
像一个中间电平电压，则建议所有
DQ引脚符合最小V
IH
/V
IL
操作
的水平。
写访问阵列上开始的下降沿
/ WE之后被启动的存储器周期。写
访问结束对/的无效WE ， / CE1 ，或
CE2 ，以先到者为准。一次有效的写操作
要求用户在满足存取时间指定
要拉高前/ WE ， / CE1 ， CE2或。数据建立
时间是指在间隔期间的数据不能
变更前的写访问结束。
不同于其他真正的非易失性存储器技术，
没有写延迟F-RAM 。由于读
写底层的内存访问时间
同样，用户遇到通过没有延迟
总线。整个存储器操作发生在一个单一的
总线周期。数据轮询，与所使用的技术
的EEPROM ，以确定是否写操作完成，是
不必要的。
页面模式操作
该FM28V100为用户提供了快速访问任何
行元素中的数据。每一行都有8
柱位置（字节）。访问可以开始
一行和一列的位置中的任何位置
可能无需切换的CE进行访问
销。为页面模式读取，一旦第一个数据字节是
驱动到总线上，列地址输入A （ 2 ： 0 ）
可以被改变为一个新的值。新的数据字节是
然后驱动到DQ管脚。对于页写模式，
第一次写入脉冲定义第一个写访问。
当设备被选中（这两个芯片使
置） ，随后的记录脉冲以及一个新的
列地址提供了页面模式写访问。
内存操作
用户访问131,072的内存位置有8个数据
位每经过一个并行接口。这架F -RAM
阵列是为16,384行，每行有8
柱位置（字节） ，它允许快速访问
页面模式操作。一旦初始地址具有
被锁存由/ CE1下降沿（同时CE2
高）或CE2的上升沿（当/ CE1低） ，
随后的列位置可以被访问
而不需要切换一个芯片使能。当任
芯片使能引脚置为无效，预充电操作
开始。写立即出现在的结束
获得无延迟。在/ WE引脚必须切换
每个写操作。
读操作
读操作开始的/ CE1的下降沿
（而CE2高）或CE2的上升沿（当
/ CE1低） 。在/ CE发起的访问使
地址被锁存，并启动存储器的读周期
如果/ WE为高。总线上的数据变得可用
访问时间之后已经被满足。一旦
地址已被锁定，访问完成后，
可以新获得的随机位置（不同的行）
开始时这两个芯片使仍处于活动状态。该
最小周期时间随机地址为t
RC
.
需要注意的是不同的SRAM ，该FM28V100的/ CE-
启动存取时间比地址周期快
时间。
该FM28V100将仅当驱动数据总线
/ OE是低电平和内存访问时间
得到满足。如果/ OE在完成前断言
的存储器存取，数据总线将不被驱动
直到有效的数据是可用的。此功能最小化
提供电流的系统通过消除瞬态
致无效的数据被驱动到总线上。
当/ OE是无效的，数据总线将保持高阻抗。
写操作
写操作发生在FM28V100的同时
间隔读取。该FM28V100支持/ CE-
和/ WE控制的写周期。在这两种情况下，该
地址被锁存的/ CE1 （而下降沿
CE2高）或CE2的上升沿（当/ CE1
低） 。
修订版1.2
2010年5月
第13 4
FM28V100 - 128Kx8 FRAM
预充电操作
预充电操作是在一个内部条件
该存储器的状态是一个新的准备
访问。预充电是用户发起的由驱动至少
所述芯片的一个启动信号到非活动状态。该
芯片使能必须保持非活动状态，至少在
最小预充电时间t
PC
.
预充电还可以通过改变上部激活
位访问者地址A（ 16 ： 3 ） 。当前行之前先关闭
以访问该新行。自动装置
检测其启动的高位地址变更
预充电操作时，新的地址被锁存，并
新读出的数据是内吨有效
AA
地址
访问时间。参阅
读周期时序1
第9页同样有类似的序列图
发生的写周期。参阅
写周期
定时3
第11页的速度上图在哪
能发出随机地址为t
RC
和T
WC
,
分别。
耐力
该FM28V100是至少能够被访问的
10
14
时间 - 读取或写入。一架F -RAM存储器
工作于读和恢复机制。
因此，一个耐久循环被施加于一个行
的基础。在F- RAM的体系结构是基于在阵列上
的行和列。行由A16 -A3定义
和A2- A0列地址。该阵列是
组织为16K行，每行8个字节。整个
行被内部访问一次是否单个字节
或所有8个字节被读出或写入。在每个字节
排在耐力计算只计算一次。
用户可以选择写CPU指令和
从某一个地址空间中运行它们。该表
下图为耐力计算256字节
重复循环，它包括一个起始地址， 7
网页模式访问，以及CE预充电。该
来完成一个8字节所需的总线时钟数
事务是8 + 1下的总线速度，但9 + 2在
33MHz的，由于最初的读取延迟和额外的时钟
为了满足该设备的预充电时序约束吨
PC
.
整个回路使每个字节只有体验
1耐力周期。
F-RAM读写
续航能力几乎是无限的，即使在33MHz的
系统总线时钟速率。
表1.时间达到100万亿美元的循环重复256字节的循环
总线频率总线周期
256-byte
耐力
耐力
年
（兆赫）
时间（纳秒）交易周期/秒。
次/年
达到10
14
周期
时间（μs ）
12
30
10.56
33
94,690
2.98 x 10
33.5
12
40
12.8
40.6
25
78,125
2.46 x 10
12
10
100
28.8
34,720
1.09 x 10
91.7
11
5
200
57.6
17,360
5.47 x 10
182.8
修订版1.2
2010年5月
第13个5
初步
FM28V100
为1Mbit字节宽度的F- RAM存储器
特点
1Mbit的铁电非易失性RAM
组织为128Kx8
高耐用性100万亿美元（ 10
14
）读/写操作
无需等待的写入
页面模式操作，以33MHz的
先进的高可靠性铁电工艺
优越于电池供电的SRAM模块
没有电池忧虑
整体可靠性
真正的表面安装解决方案，没有返工步骤
优越的防潮，防震，振动
SRAM替代
JEDEC 128Kx8 SRAM引脚排列
60 ns的访问时间， 90 ns的周期时间
低功耗工作
2.0V - 3.6V电源
待机电流90
A
（典型值）
有源电流7 mA （典型值）
行业标准配置
工业级温度-40 ° C至+ 85°C
32引脚“绿色” / RoHS封装
概述
该FM28V100是128K ×8非易失性存储器
读取和写入像一个标准的SRAM 。一
铁电随机存取存储器或F -RAM是
非易失性的，这意味着数据后保留
电源被移除。它提供了数据保持
10年同时消除了可靠性问题，
功能性的缺点，而且系统设计
电池供电的SRAM （ BBSRAM ）的复杂性。
快写时序和非常高的写入耐用性化妆
F-RAM优于其它类型的存储器。
在系统的FM28V100的操作非常相似
到其他RAM器件，可以用来作为一个下拉
替代标准的SRAM 。读取和写入
周期可通过切换芯片被触发使能引脚
或简单地通过改变地址。这架F -RAM
存储器是非易失性的，由于其独特的强电介质
存储过程。这些特性使得FM28V100
适用于需要非易失性存储器应用
频繁或快速写操作在一个SRAM的形式。
设备规格都保证在
工业温度范围-40 ° C至+ 85°C 。
引脚配置
A11
A9
A8
A13
WE
CE2
A15
VDD
NC *
A16
A14
A12
A7
A6
A5
A4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
OE
A10
CE1
DQ7
DQ6
DQ5
DQ4
DQ3
VSS
DQ2
DQ1
DQ0
A0
A1
A2
A3
TSOP -I
*预留A17上的2Mb
订购信息
FM28V100-TG
32引脚“绿色” / RoHS指令TSOP
FM28V100 - TGTR 32针“绿色” / RoHS指令TSOP ，
磁带&卷轴
这是一个已经固定的目标规格，但受产品
改变正在申请鉴定的结果。
修订版1.1
2009年3月
Ramtron的国际公司
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO 80921
（ 800 ） 545 - FRAM ， （ 719 ） 481-7000
http://www.ramtron.com
分页： 13 1
FM28V100 - 128Kx8 FRAM
地址锁存
行解码器
A(16:3)
A(16:0)
16K ×64
F-RAM阵列
A(2:0)
...
CE1 ， CE2
2
WE
OE
控制
逻辑
列解码器
I / O锁存&总线驱动程序
DQ （ 7 ： 0 ）
图1.框图
引脚说明
引脚名称
TYPE
A(16:0)
输入
/ CE1 ， CE2
输入
/ WE
输入
/ OE
DQ （ 7 ： 0 ）
NC
VDD
VSS
输入
I / O
-
供应
供应
引脚说明
地址输入： 17地址线选择的F-RAM阵列131,072字节之一。该
地址值被锁存的/ CE1的下降沿（而CE2高）或上升沿
CE2 （在/ CE1低） 。地址A（ 2 ： 0 ）用于页面模式读取和写入操作。
芯片使能输入：设备选择和新的内存访问开始在下降
的/ CE1的边缘（而CE2高）或CE2的上升沿（当/ CE1低）。整个
地址被内部锁存在此点。在CE2引脚拉高内部。
写使能：一个写周期开始时/ WE为有效。上升沿使
FM28V100写的DQ总线的F-RAM阵列上的数据。的/ WE的下降沿
锁存一个新的列地址的快速页面模式写周期。
输出使能：当/ OE为低电平时， FM28V100驱动数据总线时，有效数据
可用。拉高/ OE高的三态DQ引脚。
数据：用于访问所述的F- RAM阵列的8位双向数据总线。
无连接：此引脚没有内部连接。
电源电压
地
修订版1.1
2009年3月
分页： 13 2
FM28V100 - 128Kx8 FRAM
功能真值表
1
/CE1
CE2
H
X
X
L
H
↓
L
↑
L
H
L
H
H
↓
L
↑
L
H
L
H
H
↑
L
↓
/ WE
X
X
H
H
H
H
L
L
↓
↓
X
X
A(16:3)
X
X
V
V
没有变化
变化
V
V
V
没有变化
X
X
A(2:0)
X
X
V
V
变化
V
V
V
V
V
X
X
手术
待机/空闲
读
页面模式读取
随机读取
/ CE控制的写
2
/ WE控制的写
2, 3
页写模式
4
启动预充电
注意事项：
1 ）H =逻辑高电平， L =逻辑低电平，V =有效的地址， X =无关。
2）对于写周期，数据在被锁存的/ CE1和CE2是下降沿的/ WE的上升沿取
是第一位的。
3 ） / WE控制的写周期开始作为一个读周期， A（ 16 ： 3 ）被锁定即可。
4）地址A（2 ：0）必须保持稳定页模式操作过程中，至少15纳秒。
修订版1.1
2009年3月
第13 3
FM28V100 - 128Kx8 FRAM
概观
该FM28V100是一个单字节宽的F- RAM存储器
在逻辑上组织为131072 ×8 ，并访问
采用业界标准的并行接口。所有数据
写入部被立即非易失性无
延时。该器件提供页面模式操作这
在提供更高的速度访问地址
页（行） 。到不同的页面的访问被触发
通过触发一个芯片使能引脚或简单地通过改变
上部地址A （16 ：3）。
在/ CE的控制的写入时，/ WE信号被断言
开始前的存储周期。即， / WE为
为低电平时，器件与芯片激活启用。
在这种情况下，器件开始的存储器周期作为
写。该FM28V100不会驱动数据总线
不管/ OE的状态，只要/ WE为低。
输入数据必须是有效的时，该设备是
取消带芯片使能。在/ WE控制
写的存储器周期开始时，该设备是
带芯片的激活启用。在/ WE信号下降
一段时间后。因此，存储器周期开始
作为读出。数据总线将被驱动，如果/ OE为低，
但它会高阻次/ WE为低电平。该
/ CE-和/ WE控制的写时序案件
第12页上显示在
写周期时序2
图中，数据总线被示为一个Hi -Z状态
虽然是写使能芯片和前
所需的建立时间。虽然这被吸引到看
像一个中间电平电压，则建议所有
DQ引脚符合最小V
IH
/V
IL
操作
的水平。
写访问阵列上开始的下降沿
/ WE之后被启动的存储器周期。写
访问结束对/的无效WE ， / CE1 ，或
CE2 ，以先到者为准。一次有效的写操作
要求用户在满足存取时间指定
要拉高前/ WE ， / CE1 ， CE2或。数据建立
时间是指在间隔期间的数据不能
变更前的写访问结束。
不同于其他真正的非易失性存储器技术，
没有写延迟F-RAM 。由于读
写底层的内存访问时间
同样，用户遇到通过没有延迟
总线。整个存储器操作发生在一个单一的
总线周期。数据轮询，与所使用的技术
的EEPROM ，以确定是否写操作完成，是
不必要的。
页面模式操作
该FM28V100为用户提供了快速访问任何
行元素中的数据。每一行都有8
柱位置（字节）。访问可以开始
一行和一列的位置中的任何位置
可能无需切换的CE进行访问
销。为页面模式读取，一旦第一个数据字节是
驱动到总线上，列地址输入A （ 2 ： 0 ）
可以被改变为一个新的值。新的数据字节是
然后驱动到DQ管脚。对于页写模式，
第一次写入脉冲定义第一个写访问。
当设备被选中（这两个芯片使
置） ，随后的记录脉冲以及一个新的
列地址提供了页面模式写访问。
内存操作
用户访问131,072的内存位置有8个数据
位每经过一个并行接口。这架F -RAM
阵列是为16,384行，每行有8
柱位置（字节） ，它允许快速访问
页面模式操作。一旦初始地址具有
被锁存由/ CE1下降沿（同时CE2
高）或CE2的上升沿（当/ CE1低） ，
随后的列位置可以被访问
而不需要切换一个芯片使能。当任
芯片使能引脚置为无效，预充电操作
开始。写立即出现在的结束
获得无延迟。在/ WE引脚必须切换
每个写操作。
读操作
读操作开始的/ CE1的下降沿
（而CE2高）或CE2的上升沿（当
/ CE1低） 。在/ CE发起的访问使
地址被锁存，并启动存储器的读周期
如果/ WE为高。总线上的数据变得可用
访问时间之后已经被满足。一旦
地址已被锁定，访问完成后，
可以新获得的随机位置（不同的行）
开始时这两个芯片使仍处于活动状态。该
最小周期时间随机地址为t
RC
.
需要注意的是不同的SRAM ，该FM28V100的/ CE-
启动存取时间比地址周期快
时间。
该FM28V100将仅当驱动数据总线
/ OE是低电平和内存访问时间
得到满足。如果/ OE在完成前断言
的存储器存取，数据总线将不被驱动
直到有效的数据是可用的。此功能最小化
提供电流的系统通过消除瞬态
致无效的数据被驱动到总线上。
当/ OE是无效的，数据总线将保持高阻抗。
写操作
写操作发生在FM28V100的同时
间隔读取。该FM28V100支持/ CE-
和/ WE控制的写周期。在这两种情况下，该
地址被锁存的/ CE1 （而下降沿
CE2高）或CE2的上升沿（当/ CE1
低） 。
修订版1.1
2009年3月
第13 4
FM28V100 - 128Kx8 FRAM
预充电操作
预充电操作是在一个内部条件
该存储器的状态是一个新的准备
访问。预充电是用户发起的由驱动至少
所述芯片的一个启动信号到非活动状态。该
芯片使能必须保持非活动状态，至少在
最小预充电时间t
PC
.
耐力
该FM28V100是至少能够被访问的
10
14
时间 - 读取或写入。一架F -RAM存储器
工作于读和恢复机制。
因此，一个耐久循环被施加于一个行
的基础。在F- RAM的体系结构是基于在阵列上
的行和列。行由A16 -A3定义
和A2- A0列地址。该阵列是
组织为16K行，每行8个字节。整个
行被内部访问一次是否单个字节
或所有8个字节被读出或写入。在每个字节
排在耐力计算只计算一次。
用户可以选择写CPU指令和
从某一个地址空间中运行它们。该表
下图为耐力计算256字节
重复循环，它包括一个起始地址， 7
网页模式访问，以及CE预充电。该
来完成一个8字节所需的总线时钟数
事务是8 + 1下的总线速度，但9 + 2在
33MHz的，由于最初的读取延迟和额外的时钟
为了满足该设备的预充电时序约束吨
PC
.
整个回路使每个字节只有体验
1耐力周期。
F-RAM读写
续航能力几乎是无限的，即使在33MHz的
系统总线时钟速率。
表1.时间达到100万亿美元的循环重复256字节的循环
总线频率总线周期
256-byte
耐力
耐力
年
（兆赫）
时间（纳秒）交易周期/秒。
次/年
达到10
14
周期
时间（μs ）
12
30
10.56
33
94,690
2.98 x 10
33.5
12
40
12.8
40.6
25
78,125
2.46 x 10
12
10
100
28.8
34,720
1.09 x 10
91.7
11
5
200
57.6
17,360
5.47 x 10
182.8
修订版1.1
2009年3月
第13个5
FM28V100
为1Mbit字节宽度的F- RAM存储器
特点
1Mbit的铁电非易失性RAM
组织为128Kx8
高耐用性100万亿美元（ 10
14
）读/写操作
无需等待的写入
页面模式操作，以33MHz的
先进的高可靠性铁电工艺
优越于电池供电的SRAM模块
没有电池忧虑
整体可靠性
真正的表面安装解决方案，没有返工步骤
优越的防潮，防震，振动
SRAM替代
JEDEC 128Kx8 SRAM引脚排列
60 ns的访问时间， 90 ns的周期时间
低功耗工作
2.0V - 3.6V电源
待机电流90 A（典型值）
有源电流7 mA （典型值）
行业标准配置
工业级温度-40°C至+ 85°C
32引脚“绿色” / RoHS封装
概述
该FM28V100是128K ×8非易失性存储器
读取和写入像一个标准的SRAM 。一
铁电随机存取存储器或F -RAM是
非易失性的，这意味着数据后保留
电源被移除。它提供了数据保持
10年同时消除了可靠性问题，
功能性的缺点，而且系统设计
电池供电的SRAM （ BBSRAM ）的复杂性。
快写时序和非常高的写入耐用性化妆
F-RAM优于其它类型的存储器。
在系统的FM28V100的操作非常相似
到其他RAM器件，可以用来作为一个下拉
替代标准的SRAM 。读取和写入
周期可通过切换芯片被触发使能引脚
或简单地通过改变地址。这架F -RAM
存储器是非易失性的，由于其独特的强电介质
存储过程。这些特性使得FM28V100
适用于需要非易失性存储器应用
频繁或快速写操作在一个SRAM的形式。
设备规格都保证在
工业温度范围-40 ° C至+ 85°C 。
引脚配置
A11
A9
A8
A13
WE
CE2
A15
VDD
NC *
A16
A14
A12
A7
A6
A5
A4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
OE
A10
CE1
DQ7
DQ6
DQ5
DQ4
DQ3
VSS
DQ2
DQ1
DQ0
A0
A1
A2
A3
TSOP -I
*预留A17上的2Mb
订购信息
FM28V100-TG
32引脚“绿色” / RoHS指令TSOP
FM28V100 - TGTR 32针“绿色” / RoHS指令TSOP ，
磁带&卷轴
本产品符合每Ramtron公司标准保修条款的规范。该产品已完成了Ramtron的
内部资格测试，并达到生产状态。
赛普拉斯半导体公司
文件编号： 001-86202修订版**
198冠军苑
圣何塞，加利福尼亚95134-1709 408-943-2600
修订后的2013年2月25日
FM28V100 - 128Kx8 FRAM
地址锁存
行解码器
A(16:3)
A(16:0)
16K ×64
F-RAM阵列
A(2:0)
...
CE1 ， CE2
2
WE
OE
控制
逻辑
列解码器
I / O锁存&总线驱动程序
DQ （ 7 ： 0 ）
图1.框图
引脚说明
引脚名称
TYPE
A(16:0)
输入
/ CE1 ， CE2
输入
/ WE
输入
/ OE
DQ （ 7 ： 0 ）
NC
VDD
VSS
输入
I / O
-
供应
供应
引脚说明
地址输入： 17地址线选择的F-RAM阵列131,072字节之一。该
地址值被锁存的/ CE1的下降沿（而CE2高）或上升沿
CE2 （在/ CE1低） 。地址A（ 2 ： 0 ）用于页面模式读取和写入操作。
芯片使能输入：设备选择和新的内存访问开始在下降
的/ CE1的边缘（而CE2高）或CE2的上升沿（当/ CE1低）。整个
地址被内部锁存在此点。在CE2引脚拉高内部。
写使能：一个写周期开始时/ WE为有效。上升沿使
FM28V100写的DQ总线的F-RAM阵列上的数据。的/ WE的下降沿
锁存一个新的列地址的快速页面模式写周期。
输出使能：当/ OE为低电平时， FM28V100驱动数据总线时，有效数据
可用。拉高/ OE高的三态DQ引脚。
数据：用于访问所述的F- RAM阵列的8位双向数据总线。
无连接：此引脚没有内部连接。
电源电压
地
文件编号： 001-86202修订版**
第14页2
FM28V100 - 128Kx8 FRAM
功能真值表
1
/CE1
CE2
H
X
X
L
H
L
L
H
L
H
H
L
L
H
L
H
H
L
/ WE
X
X
H
H
H
H
L
L
X
X
A(16:3)
X
X
V
V
没有变化
变化
V
V
V
没有变化
X
X
A(2:0)
X
X
V
V
变化
V
V
V
V
V
X
X
手术
待机/空闲
读
页面模式读取
随机读取
/ CE控制的写
2
/ WE控制的写
2, 3
页写模式
4
启动预充电
注意事项：
1 ）H =逻辑高电平， L =逻辑低电平，V =有效的地址， X =无关。
2）对于写周期，数据在被锁存的/ CE1和CE2是下降沿的/ WE的上升沿取
是第一位的。
3 ） / WE控制的写周期开始作为一个读周期， A（ 16 ： 3 ）被锁定即可。
4）地址A（2 ：0）必须保持稳定页模式操作过程中，至少15纳秒。
文件编号： 001-86202修订版**
第14页3
FM28V100 - 128Kx8 FRAM
概观
该FM28V100是一个单字节宽的F- RAM存储器
在逻辑上组织为131072 ×8 ，并访问
采用业界标准的并行接口。所有数据
写入部被立即非易失性无
延时。该器件提供页面模式操作这
在提供更高的速度访问地址
页（行） 。到不同的页面的访问被触发
通过触发一个芯片使能引脚或简单地通过改变
上部地址A （16 ：3）。
在/ CE的控制的写入时，/ WE信号被断言
开始前的存储周期。即， / WE为
为低电平时，器件与芯片激活启用。
在这种情况下，器件开始的存储器周期作为
写。该FM28V100不会驱动数据总线
不管/ OE的状态，只要/ WE为低。
输入数据必须是有效的时，该设备是
取消带芯片使能。在/ WE控制
写的存储器周期开始时，该设备是
带芯片的激活启用。在/ WE信号下降
一段时间后。因此，存储器周期开始
作为读出。数据总线将被驱动，如果/ OE为低，
但它会高阻次/ WE为低电平。该
/ CE-和/ WE控制的写时序案件
第12页上显示在
写周期时序2
图中，数据总线被示为一个Hi -Z状态
虽然是写使能芯片和前
所需的建立时间。虽然这被吸引到看
像一个中间电平电压，则建议所有
DQ引脚符合最小V
IH
/V
IL
操作
的水平。
写访问阵列上开始的下降沿
/ WE之后被启动的存储器周期。写
访问结束对/的无效WE ， / CE1 ，或
CE2 ，以先到者为准。一次有效的写操作
要求用户在满足存取时间指定
要拉高前/ WE ， / CE1 ， CE2或。数据建立
时间是指在间隔期间的数据不能
变更前的写访问结束。
不同于其他真正的非易失性存储器技术，
没有写延迟F-RAM 。由于读
写底层的内存访问时间
同样，用户遇到通过没有延迟
总线。整个存储器操作发生在一个单一的
总线周期。数据轮询，与所使用的技术
的EEPROM ，以确定是否写操作完成，是
不必要的。
页面模式操作
该FM28V100为用户提供了快速访问任何
行元素中的数据。每一行都有8
柱位置（字节）。访问可以开始
一行和一列的位置中的任何位置
可能无需切换的CE进行访问
销。为页面模式读取，一旦第一个数据字节是
驱动到总线上，列地址输入A （ 2 ： 0 ）
可以被改变为一个新的值。新的数据字节是
然后驱动到DQ管脚。对于页写模式，
第一次写入脉冲定义第一个写访问。
当设备被选中（这两个芯片使
置） ，随后的记录脉冲以及一个新的
列地址提供了页面模式写访问。
内存操作
用户访问131,072的内存位置有8个数据
位每经过一个并行接口。这架F -RAM
阵列是为16,384行，每行有8
柱位置（字节） ，它允许快速访问
页面模式操作。一旦初始地址具有
被锁存由/ CE1下降沿（同时CE2
高）或CE2的上升沿（当/ CE1低） ，
随后的列位置可以被访问
而不需要切换一个芯片使能。当任
芯片使能引脚置为无效，预充电操作
开始。写立即出现在的结束
获得无延迟。在/ WE引脚必须切换
每个写操作。
读操作
读操作开始的/ CE1的下降沿
（而CE2高）或CE2的上升沿（当
/ CE1低） 。在/ CE发起的访问使
地址被锁存，并启动存储器的读周期
如果/ WE为高。总线上的数据变得可用
访问时间之后已经被满足。一旦
地址已被锁定，访问完成后，
可以新获得的随机位置（不同的行）
开始时这两个芯片使仍处于活动状态。该
最小周期时间随机地址为t
RC
.
需要注意的是不同的SRAM ，该FM28V100的/ CE-
启动存取时间比地址周期快
时间。
该FM28V100将仅当驱动数据总线
/ OE是低电平和内存访问时间
得到满足。如果/ OE在完成前断言
的存储器存取，数据总线将不被驱动
直到有效的数据是可用的。此功能最小化
提供电流的系统通过消除瞬态
致无效的数据被驱动到总线上。
当/ OE是无效的，数据总线将保持高阻抗。
写操作
写操作发生在FM28V100的同时
间隔读取。该FM28V100支持/ CE-
和/ WE控制的写周期。在这两种情况下，该
地址被锁存的/ CE1 （而下降沿
CE2高）或CE2的上升沿（当/ CE1
低） 。
文件编号： 001-86202修订版**
第14页4
FM28V100 - 128Kx8 FRAM
预充电操作
预充电操作是在一个内部条件
该存储器的状态是一个新的准备
访问。预充电是用户发起的由驱动至少
所述芯片的一个启动信号到非活动状态。该
芯片使能必须保持非活动状态，至少在
最小预充电时间t
PC
.
预充电还可以通过改变上部激活
位访问者地址A（ 16 ： 3 ） 。当前行之前先关闭
以访问该新行。自动装置
检测其启动的高位地址变更
预充电操作时，新的地址被锁存，并
新读出的数据是内吨有效
AA
地址
访问时间。参阅
读周期时序1
第9页同样有类似的序列图
发生的写周期。参阅
写周期
定时3
第11页的速度上图在哪
能发出随机地址为t
RC
和T
WC
,
分别。
耐力
该FM28V100是至少能够被访问的
10
14
时间 - 读取或写入。一架F -RAM存储器
工作于读和恢复机制。
因此，一个耐久循环被施加于一个行
的基础。在F- RAM的体系结构是基于在阵列上
的行和列。行由A16 -A3定义
和A2- A0列地址。该阵列是
组织为16K行，每行8个字节。整个
行被内部访问一次是否单个字节
或所有8个字节被读出或写入。在每个字节
排在耐力计算只计算一次。
用户可以选择写CPU指令和
从某一个地址空间中运行它们。该表
下图为耐力计算256字节
重复循环，它包括一个起始地址， 7
网页模式访问，以及CE预充电。该
来完成一个8字节所需的总线时钟数
事务是8 + 1下的总线速度，但9 + 2在
33MHz的，由于最初的读取延迟和额外的时钟
为了满足该设备的预充电时序约束吨
PC
.
整个回路使每个字节只有体验
1耐力周期。
F-RAM读写
续航能力几乎是无限的，即使在33MHz的
系统总线时钟速率。
表1.时间达到100万亿美元的循环重复256字节的循环
总线频率总线周期
256-byte
耐力
耐力
年
（兆赫）
时间（纳秒）交易周期/秒。
次/年
达到10
14
周期
时间（s）
12
30
10.56
33
94,690
2.98 x 10
33.5
12
40
12.8
40.6
25
78,125
2.46 x 10
12
10
100
28.8
34,720
1.09 x 10
91.7
11
5
200
57.6
17,360
5.47 x 10
182.8
文件编号： 001-86202修订版**
第14页5
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