FM24CL16
16Kb的FRAM硒里亚尔3V记忆
特点
16K位的非易失性铁电RAM
组织为2048 ×8位
无限的读/写周期
45年的数据保存
无需等待的写入
先进的高可靠性铁电工艺
快速两线串行接口
高达1MHz的最高总线频率
直接硬件替代EEPROM
低功耗工作
2.7 - 3.65V操作
75
A
工作电流（ 100 kHz）的@ 3V
1
A
待机电流
行业标准配置
工业级温度-40 ° C至+ 85°C
8引脚SOIC和8引脚TDFN封装
TDFN足迹符合TSSOP- 8
“绿色”包装选项
描述
该FM24CL16是16千比特的非易失性存储器
采用先进的铁电工艺。一
铁电随机存取存储器或FRAM是
非易失性和执行读取和写入像
内存。它提供了可靠的数据保留45年
同时消除了复杂性，开销，并且
造成EEPROM的系统级可靠性问题
和其它非易失性存储器。
与串行EEPROM中， FM24CL16执行
写在总线速度操作。没有写延时
发生的。下一个总线周期可能展开
立即无需数据轮询。在
此外，该产品提供了无限的写入
耐力，比数量级的更多的耐力
EEPROM 。此外， FRAM具有更低的功耗
期间，由于写操作比EEPROM的写入
不需要内部升高的电源
电压写入电路。
这些功能使得FM24CL16理想
需要频繁的非易失性存储器应用
或快速写入。种类繁多，从数据采集
其中写入周期的数目可以是关键的，以
要求严苛的工业控制，其中一个很长的时间写
可能导致数据丢失。的特征的组合
可以使系统更频繁地写入数据，以
更少的系统开销。
该FM24CL16是提供一个行业标准
8引脚SOIC封装，并使用两线协议。该
规格都保证在工业
温度范围从-40 ° C至+ 85°C 。
引脚配置
NC
NC
NC
VSS
1
2
3
4
8
7
6
5
VDD
WP
SCL
SDA
NC
NC
NC
VSS
1
2
3
4
顶视图
8
7
6
5
VDD
WP
SCL
SDA
引脚名称
SDA
SCL
WP
VDD
VSS
功能
串行数据/地址
串行时钟
写保护
电源电压
地
订购信息
FM24CL16-S
FM24CL16-G
FM24CL16-DG
8引脚SOIC
“绿色” 8引脚SOIC
“绿色” ，8引脚TDFN
本产品符合每Ramtron公司的条款规范
标准保修。该产品已经完成了Ramtron的内部
资格测试，并达到生产状态。
修订版3.3
2005年11月
Ramtron的国际公司
1850 Ramtron的驱动器，科罗拉多斯普林斯，CO 80921
（ 800 ） 545 - FRAM ， （ 719 ） 481-7000
www.ramtron.com
分页： 13 1
FM24CL16
计数器
地址
LATCH
256 x 64
FRAM阵列
8
SDA
`
串行到并行
变流器
数据锁存器
SCL
WP
控制逻辑
图1.框图
引脚说明
引脚名称
SDA
TYPE
I / O
引脚说明
串行数据的地址：这是一个双向数据引脚上的两线接口。它
使用漏极开路输出，并旨在是有线或运算以上的其他装置
两线总线。输入缓冲器集成了施密特触发器的抗噪性和
输出驱动器包括斜率控制信号的下降沿。一个上拉电阻。
串行时钟：串行时钟输入的两线接口。数据逐个淘汰的
的下降沿和时钟-中的上升沿。
写保护：当WP为高电平时，整个阵列写保护。当WP为低电平时，
所有地址可写。该引脚在内部上拉下来。
电源电压（ 3V ）
地
无连接
SCL
WP
VDD
VSS
NC
输入
输入
供应
供应
-
修订版3.3
2005年11月
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FM24CL16
从机ID
页面
SELECT
内存操作
该FM24CL16被设计的方式来操作
非常类似于其他的2线接口存储器
产品。主要的差别从结果
FRAM的性能更高的写入能力
技术。这些改进导致一些
该FM24CL16和一个类似的差异
在配置写入EEPROM 。完整
操作为写操作和读操作进行说明
下文。
写操作
所有的写操作首先从设备ID ，然后一个字地址
如前面提到的。总线主机指示
通过设置从机的LSB写操作
地址为0解决后，总线主机
发送数据的每个字节的存储器和
记忆会产生一个应答状态。任何
的连续的字节数可以被写入。如果
的地址范围的端部在内部达到，该
地址计数器将返回的地址为7FFh到000H 。
不像其他的非易失性存储器技术，有
没有写延迟FRAM 。整个内存
周期发生在比单个总线时钟的时间更少。
因此，任何操作包括读或写操作
随即出现一个写操作之后。承认
投票站，与EEPROM与使用的技术
确定是否一个写入完成是不必要的，
将始终返回“就绪”状态。
8后的实际存储阵列写操作
th
数据位被传输。这将是之前的完整
确认被发送。因此，如果用户希望
中止写入，而不改变存储器的内容，
这应该利用启动或停止条件进行
前8
th
数据位。该FM24CL16不需要
页面缓冲。
存储阵列可以使用写保护
WP引脚。设置WP引脚为高电平状态
（ VDD ）将写保护的所有地址。该
FM24CL16将不承认数据字节是
写保护的地址。此外，该
地址计数器不会增加，如果写操作
试图将这些地址。设置WP到低
国家（ VSS ）将停用此功能。
图5和6中示出了两个单字节
和多字节写操作。
1
0
1
0
A2
A1
A0
读/写
图4.从地址
字地址
之后， FM24CL16 （如接收器）确认
从ID ，主上把字地址
总线的写操作。字地址为
低8位的地址，以与3-组合
页面的位选择来指定精确的字节是
写的。完整的11位地址被锁存
在内部。
没有字地址发生用于读出操作，尽管
3位页选择内部锁存。读
总是使用在内部举行的低8位
该地址锁存器中。也就是说，读总是开始于
处理后的一次访问。自由读
地址可以通过执行一个写操作，加载
解释如下。
每个数据字节发送之后，刚好在
确认时， FM24CL16递增内部
地址锁存。这使得下一个连续字节到
在不具有附加的寻址访问。后
最后一个地址（地址为7FFh ）到达时，地址锁存器
翻转到000H 。本项目的数量没有限制
可以与一个单一的被访问的字节的读或写
操作。
数据传输
毕竟地址信息已发送，
总线主控器和之间的数据传输
FM24CL16就可以开始。用于读出操作的
设备将放置8个数据位的总线上，然后等待
一个应答。如果接收到确认信号时，下一个
连续的字节将被转移。如果
应答信号不被发送，则读出操作是
得出的结论。对于写操作， FM24CL16将
接受8位数据位从主再发
承认。所有的数据传输时MSB（最高
显著位）第一位。
修订版3.3
2005年11月
第13个5
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