DS92LV1023和DS92LV1224 40-66 MHz的10位总线LVDS串行器和解串
2002年6月
DS92LV1023和DS92LV1224
40-66 MHz的10位总线LVDS串行器和解串
概述
该DS92LV1023变换为10位宽度的并行
LVCMOS / LVTTL数据总线到一个单一的高速巴士
具有嵌入式时钟的LVDS串行数据流。该
DS92LV1224接收总线LVDS串行数据流，
其转换回为10位宽的并行数据总线和
恢复并行时钟。该DS92LV1023数据传输
在背板或电缆。单差分对数据
路径使得PCB板设计更加容易。此外，减少了
电缆， PCB走线数和连接器大小大大
降低成本。由于一个输出发送时钟和数据位
串联，它消除了时钟至数据和数据至数据扭曲。
在掉电引脚通过降低电源电流降低功耗
当不使用任何设备。经Serial-上电
izer ，您可以选择激活同步模式或
允许
该
解串器
to
利用
该
同步到随机数据的功能。通过使用同步
chronization模式中，解串器将建立锁到
在规定的锁定时间信号。此外，嵌入式
时钟保证了公交车，每12位周期的过渡。
这消除了传输错误，由于充电电缆
条件。此外，您还可以把DS92LV1023输出
把针插入TRI- STATE
以实现高阻抗
状态。该PLL锁定频率40兆赫之间
66兆赫。
特点
n
时钟恢复从PLL锁定随机数据模式。
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
500毫瓦（典型值）
@
66兆赫
n
单差分对消除多通道偏移
n
流通引脚排列，便于PCB布局
n
660 Mbps的串行总线LVDS数据速率（在66 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
n
同步模式和LOCK指示灯
n
时钟可编程边沿触发
n
在接收器输入阻抗高，当电源关闭
n
总线LVDS串行输出额定负载27Ω
n
小型28引线SSOP封装
方框图
10093301
三州
是美国国家半导体公司的注册商标。
2002美国国家半导体公司
DS100933
www.national.com
DS92LV1023/DS92LV1224
方框图
（续）
应用
10093302
功能说明
该DS92LV1023和DS92LV1224是一个10位串行器
与解串器芯片组设计，在传输数据的昼夜温差
髓鞘背板的时钟速度从40至66兆赫。该
芯片组还能够驱动数据超五类非屏蔽的
双绞线（ UTP ）电缆。
该芯片组有三种操作活动状态：完成初始化
化，数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述每个操作和被动
状态。
用户的应用决定了SYNC1的控制权，
同步2针。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
串行传输串行数据和时钟位（ 10 + 2
位）从串行数据输出（DO
±
）在TCLK的12倍
频率。例如，如果TCLK是66兆赫时，串行速率是
66 ×12 = 792兆比特每秒。由于只有10位是
从输入数据，串行“有效载荷”率是10倍
TCLK频率。例如，如果TCLK = 66 MHz的中，对有效
负载数据速率是66 ×10 = 660 Mbps的。数据源
提供TCLK和必须在40兆赫到66的范围内
MHz的名义。
串行输出（ DO
±
）可以驱动一个点 - 对 - 点CON-
nection或在有限的多点或多点的背板。
输出数据传输时使能引脚（ DEN ）是
高， PWRDN =高， SYNC1和SYNC2低。
当DEN驱动为低电平时，串行输出引脚将进入
三态。
当解串器同步到串行的
LOCK引脚为低电平。解串器锁定在嵌入式
初始化
这两种设备的初始化数据传输之前必须发生
任务开始。初始化指的同步
串行器和解串PLL的本地时钟，这可能
是相同的或不同的。事后，同步
解串器串行发生。
第1步：当你申请V
CC
这两个串行和/或Dese-
rializer ，各自的输出输入三态
和
片上电源接通电路，禁止内部电路。当
V
CC
达到V
CC
行（ 2.5V）在各装置中的PLL的开始
锁定到一个本地时钟。对于串行，本地时钟
发送时钟（TCLK ）由源提供的ASIC或
其他设备。为解串器，你必须申请当地的
钟至REFCLK引脚。
串行输出保持在三态，而PLL
锁的TCLK 。锁定到TCLK后，串行器
现在已准备好发送的数据或同步模式，这取决于
的SYNC1和SYNC2输入或数据流的水平。
由串行发送的SYNC模式包括六个一
和六个零开关在所述输入时钟速率。
需要注意的是解串器LOCK输出将保持高位
而其锁相环锁定到输入的数据，或到SYNC模式
上的输入。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将锁定
非重复的数据模式。然而，在传输
同步模式使解串器锁定到Seri-
在指定的时间内串行化器的信号。看
图9 。
www.national.com
2
DS92LV1023/DS92LV1224
数据传输
（续）
时钟，并使用它来恢复序列化的数据。 ROUT数据
是当LOCK为低电平有效。否则ROUT0 - ROUT9是
无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图13 。
ROUT （ 0-9 ） ，锁和RCLK输出将驱动最多
三CMOS输入门（ 15 pF负载）与66 MHz的时钟。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1224内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
所示
图1 。
请注意， RMT只适用于位
DIN0-DIN8.
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1224而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1224在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。但是，请参阅
表1
对于一些普通的随机
锁定在特定条件下次。主要的制约因素
在“无规”锁定时间是初始相位关系BE-
吐温传入的数据并且当REFCLK的Dese-
rializer通电。如在接下来的段落中所描述的
包含在数据流中的数据也可能会影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的
低到高的过渡发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
表1中。
随机锁定时间为DS92LV1224
40 MHZ
最大
意味着
最低
条件：
26
4.5
0.77
15
66兆赫
18
3.0
0.43
单位
S
S
S
PRBS 2 ，V
CC
= 3.3V
1 ）差值在锁定时间是由于在该数据不同的出发点
图案具有多个部分。
3
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DS92LV1023/DS92LV1224
订购信息
NSID
DS92LV1023TMSA
DS92LV1224TMSA
功能
串行器
解串器
包
MSA28
MSA28
10093324
10093326
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN8持有低DIN9高举创建一个RMT模式
10093325
DIN4持有低DIN5高举创建一个RMT模式
看到的总线LVDS串行输出图1. RMT模式
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4
DS92LV1023/DS92LV1224
绝对最大额定值
（注1 ）
θ
ja
θ
jc
ESD额定值
DS92LV1023
HBM （ 1.5kOhm ，100pF电容）
MM
ESD额定值
DS92LV1224
HBM （ 1.5kOhm ，100pF电容）
MM
97C/W
27C/W
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
CC
)
LVCMOS / LVTTL输入
电压
LVCMOS / LVTTL输出
电压
总线LVDS接收器输入
电压
总线LVDS驱动器输出
电压
总线LVDS输出短路
电路持续时间
结温
储存温度
焊接温度
（焊接， 4秒）
@
25°C套餐：
-0.3V至+ 4V
-0.3V到（V
CC
+0.3V)
-0.3V到（V
CC
+0.3V)
-0.3V至+ 3.9V
-0.3V至+ 3.9V
10mS
+150C
-65 ° C至+ 150°C
+260C
＆ GT ;
1kV
＆ GT ;
250V
＆ GT ;
2kV
＆ GT ;
250V
推荐工作
条件
民
电源电压（V
CC
)
经营自由的空气
温度（T
A
)
接收器输入范围
电源噪声电压
(V
CC
)
3.0
40
0
喃
3.3
+25
最大
3.6
+85
2.4
单位
V
C
V
最大封装功耗容量
28L SSOP
套餐降额：
28L SSOP
10.3毫瓦/ C以上
+25C
1.27 W
100毫伏
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
V
IH
V
IL
V
CL
I
IN
参数
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
I
CL
= -18毫安
V
IN
= 0V或3.6V
10
条件
民
2.0
GND
-0.86
典型值
最大
V
CC
0.8
1.5
+10
单位
V
V
V
A
串行器LVCMOS / LVTTL DC规格（适用于DIN0-9 ， TCLK ， PWRDN ， TCLK_R /楼SYNC1 ， SYNC2 ， DEN ）
±
1
解串器LVCMOS / LVTTL DC规格（适用于针PWRDN ， RCLK_R /楼REN ， REFCLK =输入;适用
以销ROUT ， RCLK ， LOCK =输出）
V
IH
V
IL
V
CL
I
IN
V
OH
V
OL
I
OS
I
OZ
V
OD
V
OD
V
OS
V
OS
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
高电平输出电压
低电平输出电压
输出短路电流
三态输出电流
输出电压差
（DO +） - （ DO- ）
输出电压差
不平衡
失调电压
偏移电压不平衡
1.05
1.1
4.8
I
CL
= -18毫安
V
IN
= 0V或3.6V
I
OH
= -9毫安
I
OL
= 9毫安
VOUT = 0V
PWRDN或REN = 0.8V ，V
OUT
= 0V或VCC
RL = 27Ω ，
图18
10
2.2
GND
15
10
2.0
GND
0.62
V
CC
0.8
1.5
+15
V
CC
0.5
85
+10
V
V
V
A
V
V
mA
A
±
1
3.0
0.25
47
±
0.1
串行器LVDS总线直流规格（适用于引脚DO +和DO- ）
200
290
35
1.3
35
mV
mV
V
mV
5
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DS92LV1023和DS92LV1224 40-66 MHz的10位总线LVDS串行器和解串
2002年6月
DS92LV1023和DS92LV1224
40-66 MHz的10位总线LVDS串行器和解串
概述
该DS92LV1023变换为10位宽度的并行
LVCMOS / LVTTL数据总线到一个单一的高速巴士
具有嵌入式时钟的LVDS串行数据流。该
DS92LV1224接收总线LVDS串行数据流，
其转换回为10位宽的并行数据总线和
恢复并行时钟。该DS92LV1023数据传输
在背板或电缆。单差分对数据
路径使得PCB板设计更加容易。此外，减少了
电缆， PCB走线数和连接器大小大大
降低成本。由于一个输出发送时钟和数据位
串联，它消除了时钟至数据和数据至数据扭曲。
在掉电引脚通过降低电源电流降低功耗
当不使用任何设备。经Serial-上电
izer ，您可以选择激活同步模式或
允许
该
解串器
to
利用
该
同步到随机数据的功能。通过使用同步
chronization模式中，解串器将建立锁到
在规定的锁定时间信号。此外，嵌入式
时钟保证了公交车，每12位周期的过渡。
这消除了传输错误，由于充电电缆
条件。此外，您还可以把DS92LV1023输出
把针插入TRI- STATE
以实现高阻抗
状态。该PLL锁定频率40兆赫之间
66兆赫。
特点
n
时钟恢复从PLL锁定随机数据模式。
n
保证过渡的每一个数据传输周期
n
芯片组（ TX + Rx）的功耗
＆ LT ;
500毫瓦（典型值）
@
66兆赫
n
单差分对消除多通道偏移
n
流通引脚排列，便于PCB布局
n
660 Mbps的串行总线LVDS数据速率（在66 MHz时钟）
n
10位并行接口进行1字节的数据加2的控制位
n
同步模式和LOCK指示灯
n
时钟可编程边沿触发
n
在接收器输入阻抗高，当电源关闭
n
总线LVDS串行输出额定负载27Ω
n
小型28引线SSOP封装
方框图
10093301
三州
是美国国家半导体公司的注册商标。
2002美国国家半导体公司
DS100933
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DS92LV1023/DS92LV1224
方框图
（续）
应用
10093302
功能说明
该DS92LV1023和DS92LV1224是一个10位串行器
与解串器芯片组设计，在传输数据的昼夜温差
髓鞘背板的时钟速度从40至66兆赫。该
芯片组还能够驱动数据超五类非屏蔽的
双绞线（ UTP ）电缆。
该芯片组有三种操作活动状态：完成初始化
化，数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述每个操作和被动
状态。
用户的应用决定了SYNC1的控制权，
同步2针。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
串行传输串行数据和时钟位（ 10 + 2
位）从串行数据输出（DO
±
）在TCLK的12倍
频率。例如，如果TCLK是66兆赫时，串行速率是
66 ×12 = 792兆比特每秒。由于只有10位是
从输入数据，串行“有效载荷”率是10倍
TCLK频率。例如，如果TCLK = 66 MHz的中，对有效
负载数据速率是66 ×10 = 660 Mbps的。数据源
提供TCLK和必须在40兆赫到66的范围内
MHz的名义。
串行输出（ DO
±
）可以驱动一个点 - 对 - 点CON-
nection或在有限的多点或多点的背板。
输出数据传输时使能引脚（ DEN ）是
高， PWRDN =高， SYNC1和SYNC2低。
当DEN驱动为低电平时，串行输出引脚将进入
三态。
当解串器同步到串行的
LOCK引脚为低电平。解串器锁定在嵌入式
初始化
这两种设备的初始化数据传输之前必须发生
任务开始。初始化指的同步
串行器和解串PLL的本地时钟，这可能
是相同的或不同的。事后，同步
解串器串行发生。
第1步：当你申请V
CC
这两个串行和/或Dese-
rializer ，各自的输出输入三态
和
片上电源接通电路，禁止内部电路。当
V
CC
达到V
CC
行（ 2.5V）在各装置中的PLL的开始
锁定到一个本地时钟。对于串行，本地时钟
发送时钟（TCLK ）由源提供的ASIC或
其他设备。为解串器，你必须申请当地的
钟至REFCLK引脚。
串行输出保持在三态，而PLL
锁的TCLK 。锁定到TCLK后，串行器
现在已准备好发送的数据或同步模式，这取决于
的SYNC1和SYNC2输入或数据流的水平。
由串行发送的SYNC模式包括六个一
和六个零开关在所述输入时钟速率。
需要注意的是解串器LOCK输出将保持高位
而其锁相环锁定到输入的数据，或到SYNC模式
上的输入。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将锁定
非重复的数据模式。然而，在传输
同步模式使解串器锁定到Seri-
在指定的时间内串行化器的信号。看
图9 。
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2
DS92LV1023/DS92LV1224
数据传输
（续）
时钟，并使用它来恢复序列化的数据。 ROUT数据
是当LOCK为低电平有效。否则ROUT0 - ROUT9是
无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图13 。
ROUT （ 0-9 ） ，锁和RCLK输出将驱动最多
三CMOS输入门（ 15 pF负载）与66 MHz的时钟。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1224内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
所示
图1 。
请注意， RMT只适用于位
DIN0-DIN8.
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1224而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1224在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。但是，请参阅
表1
对于一些普通的随机
锁定在特定条件下次。主要的制约因素
在“无规”锁定时间是初始相位关系BE-
吐温传入的数据并且当REFCLK的Dese-
rializer通电。如在接下来的段落中所描述的
包含在数据流中的数据也可能会影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的
低到高的过渡发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
表1中。
随机锁定时间为DS92LV1224
40 MHZ
最大
意味着
最低
条件：
26
4.5
0.77
15
66兆赫
18
3.0
0.43
单位
S
S
S
PRBS 2 ，V
CC
= 3.3V
1 ）差值在锁定时间是由于在该数据不同的出发点
图案具有多个部分。
3
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DS92LV1023/DS92LV1224
订购信息
NSID
DS92LV1023TMSA
DS92LV1224TMSA
功能
串行器
解串器
包
MSA28
MSA28
10093324
10093326
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN8持有低DIN9高举创建一个RMT模式
10093325
DIN4持有低DIN5高举创建一个RMT模式
看到的总线LVDS串行输出图1. RMT模式
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4
DS92LV1023/DS92LV1224
绝对最大额定值
（注1 ）
θ
ja
θ
jc
ESD额定值
DS92LV1023
HBM （ 1.5kOhm ，100pF电容）
MM
ESD额定值
DS92LV1224
HBM （ 1.5kOhm ，100pF电容）
MM
97C/W
27C/W
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
CC
)
LVCMOS / LVTTL输入
电压
LVCMOS / LVTTL输出
电压
总线LVDS接收器输入
电压
总线LVDS驱动器输出
电压
总线LVDS输出短路
电路持续时间
结温
储存温度
焊接温度
（焊接， 4秒）
@
25°C套餐：
-0.3V至+ 4V
-0.3V到（V
CC
+0.3V)
-0.3V到（V
CC
+0.3V)
-0.3V至+ 3.9V
-0.3V至+ 3.9V
10mS
+150C
-65 ° C至+ 150°C
+260C
＆ GT ;
1kV
＆ GT ;
250V
＆ GT ;
2kV
＆ GT ;
250V
推荐工作
条件
民
电源电压（V
CC
)
经营自由的空气
温度（T
A
)
接收器输入范围
电源噪声电压
(V
CC
)
3.0
40
0
喃
3.3
+25
最大
3.6
+85
2.4
单位
V
C
V
最大封装功耗容量
28L SSOP
套餐降额：
28L SSOP
10.3毫瓦/ C以上
+25C
1.27 W
100毫伏
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
V
IH
V
IL
V
CL
I
IN
参数
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
I
CL
= -18毫安
V
IN
= 0V或3.6V
10
条件
民
2.0
GND
-0.86
典型值
最大
V
CC
0.8
1.5
+10
单位
V
V
V
A
串行器LVCMOS / LVTTL DC规格（适用于DIN0-9 ， TCLK ， PWRDN ， TCLK_R /楼SYNC1 ， SYNC2 ， DEN ）
±
1
解串器LVCMOS / LVTTL DC规格（适用于针PWRDN ， RCLK_R /楼REN ， REFCLK =输入;适用
以销ROUT ， RCLK ， LOCK =输出）
V
IH
V
IL
V
CL
I
IN
V
OH
V
OL
I
OS
I
OZ
V
OD
V
OD
V
OS
V
OS
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
高电平输出电压
低电平输出电压
输出短路电流
三态输出电流
输出电压差
（DO +） - （ DO- ）
输出电压差
不平衡
失调电压
偏移电压不平衡
1.05
1.1
4.8
I
CL
= -18毫安
V
IN
= 0V或3.6V
I
OH
= -9毫安
I
OL
= 9毫安
VOUT = 0V
PWRDN或REN = 0.8V ，V
OUT
= 0V或VCC
RL = 27Ω ，
图18
10
2.2
GND
15
10
2.0
GND
0.62
V
CC
0.8
1.5
+15
V
CC
0.5
85
+10
V
V
V
A
V
V
mA
A
±
1
3.0
0.25
47
±
0.1
串行器LVDS总线直流规格（适用于引脚DO +和DO- ）
200
290
35
1.3
35
mV
mV
V
mV
5
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DS92LV1224 30-66 MHz的10位总线LVDS解串器
2005年4月
DS92LV1224
30-66 MHz的10位总线LVDS解串器
概述
该DS92LV1224是300 660 Mb / s的解串器
在FR- 4高速单向串行数据传输
印刷电路板背板和铜的平衡
电缆。它从一个接收总线LVDS串行数据流
兼容的10位串行器，其转换回10位
宽的并行数据总线，并恢复并行时钟。这
单一的串行数据流简化了PCB设计，降低了
PCB的成本通过缩小数据路径，这反过来降低PCB
大小和层数。单一的串行数据流也
减少了电缆的尺寸，连接器的数量，并消除
纳茨时钟到数据和数据至数据扭曲。
该DS92LV1224可以很好地处理任何国家Semiconduc-
其规定的范围内频器的LVDS总线的10位串行器
昆西工作范围。它具有低功耗，
在掉电模式和高阻抗输出。
该DS92LV1224的设计与流通引脚排列
并且是在一个节省空间的28引脚SSOP封装。
特点
n
30-66 MHz单1:10解串器，具有300-660 Mb / s的
troughput
n
强大的总线LVDS串行数据传输
以出众的嵌入式时钟嵌入式时钟
抗噪性和低EMI
n
时钟恢复从PLL锁定随机数据模式。
n
保证过渡的每一个数据传输周期
n
低功耗
＆ LT ;
300毫瓦（典型值）
@
66兆赫
n
单差分对消除多通道偏移
n
流通引脚排列，便于PCB布局
n
同步模式和LOCK指示灯
n
时钟可编程边沿触发
n
在接收器输入阻抗高，当电源关闭
n
小型28引线SSOP封装
方框图
20138701
三州
是美国国家半导体公司的注册商标。
2005美国国家半导体公司
DS201387
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DS92LV1224
方框图
（续）
应用
20138702
功能说明
该DS92LV1224是一个10位解串器装置的─
GETHER与兼容的串行器（即DS92LV1023E ）
形成了设计， FR-4印制传输数据的芯片组
电路板背板和平衡的铜电缆在
时钟速度从30 MHz到66 MHz的。
该芯片组有三种操作活动状态：完成初始化
化，数据传输，并重新同步;和两个被动
状态：掉电和TRI- STATE
.
以下各节描述每个操作和被动
状态。
用户的应用决定了SYNC1的控制权，
同步2针。一个建议是直接反馈回路
从锁销。在任何情况下，串行器
这两个SYNC输入后返回停止发送SYNC模式
低。
当解串器检测到的边缘过渡的公交车
LVDS输入，它会尝试锁定到嵌入式时钟
信息。当解串器锁定到总线LVDS
时钟， LOCK输出将变低。当LOCK为低电平时，该
解串器输出代表输入的总线LVDS数据。
数据传输
初始化之后，将串行器将接受来自输入数据
DIN0 - DIN9 。串行器采用TCLK输入锁存器
输入的数据。该TCLK_R /女引脚选择哪条边的
串行用来选通输入数据。 TCLK_R / F高
选择上升沿的时钟数据和低选择
下降沿。如果其中的SYNC输入高5 * TCLK
周期，在DIN0 - DIN9数据时钟，不论忽略
边缘。
确定后时钟沿来使用，一开始和停止
位，内部追加，帧中的寄存器中的数据位。
起始位始终为高电平，停止位始终为低电平。
起始位和停止位功能的嵌入式时钟位
在串行数据流。
串行传输串行数据和时钟位（ 10 + 2
位）从串行数据输出（DO
±
）在TCLK的12倍
频率。例如，如果TCLK是66兆赫时，串行速率是
66 ×12 = 792兆比特每秒。由于只有10位是
从输入数据，串行“有效载荷”率是10倍
TCLK频率。例如，如果TCLK = 66 MHz的中，对有效
负载数据速率是66 ×10 = 660 Mbps的。数据源
提供TCLK和必须在30兆赫到66的范围内
MHz的名义。
串行输出（ DO
±
）可以驱动一个点 - 对 - 点CON-
nection或在有限的多点或多点的背板。
输出数据传输时使能引脚（ DEN ）是
高， PWRDN =高， SYNC1和SYNC2低。
当DEN驱动为低电平时，串行输出引脚将进入
三态。
当解串器同步到串行的
LOCK引脚为低电平。解串器锁定在嵌入式
初始化
这两种设备的初始化数据传输之前必须发生
任务开始。初始化指的同步
串行器和解串PLL的本地时钟，这可能
是相同的或不同的。事后，同步
解串器串行发生。
第1步：当你申请V
CC
这两个串行和/或Dese-
rializer ，各自的输出输入三态
和导通
芯片上电电路，禁止内部电路。当V
CC
达到V
CC
行（ 2.5V）在各装置中的锁相环开始锁相
荷兰国际集团到本地时钟。对于串行，本地时钟是
发送时钟（TCLK ）由源ASIC或其他提供
装置。为解串器，你必须申请一个本地时钟
该REFCLK引脚。
串行输出保持在三态，而PLL
锁的TCLK 。锁定到TCLK后，串行器
现在已准备好发送的数据或同步模式，这取决于
的SYNC1和SYNC2输入或数据流的水平。
由串行发送的SYNC模式包括六个一
和六个零开关在所述输入时钟速率。
需要注意的是解串器LOCK输出将保持高位
而其锁相环锁定到输入的数据，或到SYNC模式
上的输入。
步骤2：解串器， PLL必须同步到Seri-
串行化器来完成初始化。解串器将锁定
非重复的数据模式。然而，在传输
同步模式使解串器锁定到Seri-
在指定的时间内串行化器的信号。
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2
DS92LV1224
数据传输
（续）
时钟，并使用它来恢复序列化的数据。 ROUT数据
是当LOCK为低电平有效。否则ROUT0 - ROUT9是
无效的。
该ROUT0 - ROUT9引脚使用RCLK引脚作为参考
到的数据。在RCLK边缘的极性是由控制
RCLK_R / F输入。看
图6 。
ROUT （ 0-9 ） ，锁和RCLK输出将驱动最多
三CMOS输入门（ 15 pF负载）与66 MHz的时钟。
同步
当解串器PLL锁定到嵌入式时钟
边，解串器LOCK管脚断言低。如果Dese-
rializer失锁，锁销输出会高，
输出（包括RCLK ）将进入三态。
用户的系统监视锁销来检测丢失
同步。一旦检测到，则系统可以安排
脉冲序列化SYNC1或SYNC2引脚重新同步。
多个同步方法是可能的。一
建议是使用以提供一个反馈环
LOCK管脚自身来控制序列化的同步请求
（ SYNC1和SYNC2 ） 。提供了用于mul-双SYNC引脚
tiple控制在多点应用。发送同步巳
燕鸥重新同步是可取的，当锁定时间
一个特定的时间内是至关重要的。然而，在解串器
可以锁定到随机数据，这将在下面讨论
部分。
低状态和相邻位被高举，创建0-1
过渡。在最坏的情况下，该解串器能够成为
锁定到该数据模式，而不是时钟。电路
在DS92LV1224内可以检测到的可能性
“假锁”的存在。该电路由detect-实现这一
荷兰国际集团用于计时位一个以上的潜在位置。上
检测，该电路将防止输出的锁
成为有效，直到潜在的“假锁”模式
变化。假锁定检测电路，预计该数据将
最终改变，使解串器失去锁
中的数据模式，然后继续搜索在时钟位
串行数据流。 RMT的图形表示
所示
图1 。
请注意， RMT只适用于位
DIN0-DIN8.
断电
当没有数据传输时，您可以使用掉电
状态。该串行器和解串使用掉电
状态，低功耗的睡眠模式，以降低功耗消耗
化。解串器进入掉电时，你开车
PWRDN和REN低。串行进入掉电
当你驾驶PWRDN低。在掉电时， PLL停止
和输出enterTRI状态时，它禁用负载电流
租，并降低电源电流为毫安范围内。对
退出掉电，必须推动PWRDN引脚为高电平。
前串行之间有效的数据交换
解串器，则必须重新初始化并重新同步DE-
虎钳给对方。串行初始化需要510
TCLK周期。解串器将初始化和确认LOCK
高，直到锁定到总线LVDS时钟发生。
随机锁定初始化和
同步
初始化和重新同步的方法描述
在各自的部分是建立最快的方法
该串行器和解串器之间的联系。不过，
该DS92LV1224而不能够达到锁定到数据流
要求串行发送特殊的同步模式。这
允许DS92LV1224在“开环”运行应用程序
系统蒸发散。同样重要的是解串器的支持能力
热插入到正在运行的背板。在开环或
热插入的情况下，我们假定数据流基本上是
随机的。因此，由于锁定时间有所不同，由于数据
流的特性，我们不可能预知确切的锁
时间。但是，请参阅
表1
对于一些普通的随机
锁定在特定条件下次。主要的制约因素
在“无规”锁定时间是初始相位关系BE-
吐温传入的数据并且当REFCLK的Dese-
rializer通电。如在接下来的段落中所描述的
包含在数据流中的数据也可能会影响锁定时间。
如果一个特定的模式是重复的，在解串器，可以输入
“误锁定” - 虚假识别数据模式作为
时钟位。我们指的是这样一种图案为重复
多过渡， RMT 。发生这种情况时，一个以上的低收入
高的跳变发生在一个时钟周期中通过多个
周期。发生这种情况时的任何位，除了DIN 9中，被保持在一个
三州
该串行器进入三态时， DEN引脚驱动
低。这使得两个驱动器输出引脚（ DO +和DO- ）到
三态。当你开车DEN高，串行回报
到以前的状态，只要所有其他控制引脚保持
静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F） 。
当你开车的任引脚为低电平时，解串器进入
三态。因此，接收器的输出引脚
（ ROUT0 - ROUT9 ）和RCLK将进入三态。该
LOCK输出仍然有效，反映了PLL的状态。
表1中。
随机锁定时间为DS92LV1224
40 MHZ
最大
意味着
最低
条件：
26
4.5
0.77
15
66兆赫
18
3.0
0.43
单位
s
s
s
PRBS 2 ，V
CC
= 3.3V
1 ）差值在锁定时间是由于在该数据不同的出发点
图案具有多个部分。
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订购信息
NSID
DS92LV1224TMSA
功能
解串器
包
MSA28
20138724
20138726
DIN0保持为低电平， DIN1高举创建一个RMT模式
DIN8持有低DIN9高举创建一个RMT模式
20138725
DIN4持有低DIN5高举创建一个RMT模式
看到的总线LVDS串行输出图1. RMT模式
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DS92LV1224
绝对最大额定值
（注1 ）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
CC
)
LVCMOS / LVTTL输入
电压
LVCMOS / LVTTL输出
电压
总线LVDS接收器输入
电压
结温
储存温度
焊接温度
（焊接， 4秒）
@
25°C套餐：
28L SSOP
θ
ja
θ
jc
ESD额定值
HBM （ 1.5kOhm ，100pF电容）
10.3毫瓦/ C以上
+25C
97C/W
27C/W
-0.3V至+ 4V
-0.3V到（V
CC
+0.3V)
-0.3V到（V
CC
+0.3V)
-0.3V至+ 3.9V
+150C
-65 ° C至+ 150°C
+260C
＆ GT ;
2kV
＆ GT ;
250V
MM
推荐工作
条件
民
电源电压（V
CC
)
经营自由的空气
温度（T
A
)
接收器输入范围
电源噪声电压
(V
CC
)
3.0
40
0
喃
3.3
+25
最大
3.6
+85
2.4
单位
V
C
V
最大封装功耗容量
28L SSOP
套餐降额：
1.27 W
100毫伏
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
参数
条件
民
典型值
最大
单位
解串器LVCMOS / LVTTL DC规格（适用于针PWRDN ， RCLK_R /楼REN ， REFCLK =输入;适用
以销ROUT ， RCLK ， LOCK =输出）
V
IH
V
IL
V
CL
I
IN
V
OH
V
OL
I
OS
I
OZ
VTH
VtL作为
I
IN
高电平输入电压
低电平输入电压
输入钳位电压
输入电流
高电平输出电压
低电平输出电压
输出短路电流
三态输出电流
差的阈值电压高
差别阈限低电压
输入电流
I
CL
= -18毫安
V
IN
= 0V或3.6V
I
OH
= -9毫安
I
OL
= 9毫安
VOUT = 0V
PWRDN或REN = 0.8V ，V
OUT
= 0V或VCC
10
2.2
GND
15
10
2.0
GND
0.62
V
CC
0.8
1.5
+15
V
CC
0.5
85
+10
+50
+15
+10
75
75
110
1.0
V
V
V
A
V
V
mA
A
mV
mV
A
A
mA
mA
mA
mA
±
1
3.0
0.25
47
±
0.1
+6
解串器LVDS总线直流规格（适用于引脚RI +和RI- ）
VCM = + 1.1V
V
IN
= +2.4V, V
CC
= 3.6V或0V
V
IN
= 0V, V
CC
= 3.6V或0V
F = 30 MHz的
F = 40MHz的
F = 66MHz的
50
10
10
12
±
1
±
0.05
58
58
90
0.36
解串器的电源电流（适用于针DVCC和AVCC ）
I
CCR
I
CCXR
解串器电源电流最差
例
解串器电源电流
断电
C
L
= 15 pF的
图2
PWRDN = 0.8V ， REN = 0.8V
5
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