【DS90UH926Q720p的24位彩色FPD -Link的三解串器，支持HDCP概述该DS90UH】,IC型号DS90UH926QSQ,DS90UH926QSQ PDF资料,DS90UH926QSQ经销商,ic,电子元器件-51电子网

DS90UH926Q

720p的24位彩色FPD -Link的三解串器，支持HDCP

概述

该DS90UH926Q解串器，与所述结合

DS90UH925Q串行器，提供了一种安全的显示中的溶液

内汽车内容受保护的数字视频tribution

娱乐系统。这意味着芯片的并行RGB

视频接口为一对高速串行接口

脸上。数字视频数据是使用工业保护

标准HDCP复制保护方案。该串行总线

方案， FPD -Link的III ，支持高速全双工换

病房的数据传输和低速反向信道commu-

讯在一个单一的差分链路。视频合并

数据和控制单个差分对减少在 -

terconnect尺寸和重量，同时还消除了歪斜的问题

并简化系统设计。

该DS90UH926Q解串恢复的RGB数据，三

视频控制信号和四个同步I2S音频信号。

它提取从一个高速串行流中的时钟。输出

锁销提供的链路状态，如果输入的数据流

被锁定时，在不使用的训练序列或特殊的

同步模式，以及作为基准时钟。

该DS90UH926Q解串器有一个31位并行LVCMOS

输出接口以适应RGB，视频控制，并

音频数据。

自适应均衡器优化了电缆的最大范围。

EMI是由输出SSC代（ SSCG ）和恩最小化

hanced渐进开启（ EPTO ）功能。

在HDCP加密引擎是在两个串行器实现

与解串器。 HDCP密钥被存储在片上存储器。

特点

●

集成HDCP带有片上存储密钥加密引擎

●

与I2C双向控制接口通道接口

●

兼容的串行控制总线

支持高清（ 720p）的数字视频格式。

RGB888 + VS ， HS ， DE和同步I2S音频

支持

5至85兆赫的PCLK支持

3.3V单电源工作在1.8V或3.3V兼容

LVCMOS I / O接口

交流耦合的STP互连高达10米

并行LVCMOS视频输出

配置I2C兼容的串行控制总线

直流平衡&加扰的数据W /嵌入式时钟

自适应电缆均衡

支持HDCP中继器的应用

@高速链路BIST模式和LOCK状态引脚

图像增强（白平衡和抖动）和

内部生成模式

EMI最小化（ SSCG和EPTO ）

低功耗模式使功耗降至最低

汽车级产品： AEC - Q100 2级合格

>8kV HBM和ISO 10605 ESD额定值

向后兼容模式

应用

●

汽车显示了导航

●

后座娱乐系统

应用图

30136427

TRI- STATE是美国国家半导体公司的注册商标。

生产数据信息，作为

出版日期。产品符合每规格

德州仪器标准保修条款。

生产加工并不包括

所有测试参数。

301364 SNLS337I

DS90UH926Q

DS90UH926Q引脚图

30136419

DS90UH926Q - 顶视图

DS90UH926Q

引脚说明

引脚名称

R[7:0]

针＃

I / O类型

描述

LVCMOS并行接口

33 ， 34 ， 35 ， 36 ， O， LVCMOS RED并行接口数据输出引脚

37 ， 39 ，40，41 W /下拉电阻开路，如果未使用

R0中可任选地用作GPIO0和R 1可以任选地用作GPIO1

20 ， 21 ， 22 ， 23 ， O， LVCMOS绿色并行接口数据输出引脚

25 ， 26 ，27，28 W /下拉电阻开路，如果未使用

G0可任选地用作GPIO2和G1可任选地用作GPIO3 。

9 ， 10 ， 11 ， 12 ， O， LVCMOS BLUE并行接口数据输出引脚

14 ， 17 ，18，19 W /下拉电阻开路，如果未使用

B 0可任选地用作GPO_REG4和B1可以任选地用作I2S_DB或

GPO_REG5.

O， LVCMOS水平同步输出引脚

W /下拉视频控制信号的脉冲宽度必须是3个PCLK或更长的时间才能被传送时

控制信号滤波功能。有对最小过渡脉冲没有限制

当控制信号过滤器被禁用。该信号被限制在每130 2跃迁

个PCLK 。

SEE

表9

O， LVCMOS垂直同步输出引脚

W /下拉视频控制信号是有限的，每130个PCLK 1过渡。因此，最小脉冲宽度

130个PCLK 。

O， LVCMOS数据使能输出引脚

W /下拉视频控制信号的脉冲宽度必须是3个PCLK或更长的时间才能被传送时

控制信号滤波功能。有对最小过渡脉冲没有限制

当控制信号过滤器被禁用。该信号被限制在每130 2跃迁

个PCLK 。

SEE

表9

O， LVCMOS像素时钟输出引脚。频闪边缘RFB通过配置寄存器设置。请参阅表

W /下拉

O， LVCMOS数字音频接口数据输出引脚

W /下拉悬空，如果未使用

I2S_CLK可任选地用作GPO_REG8 ， I2S_WC可以任选地用作

GPO_REG7和I2S_DA可任选地用作GPO_REG6 。

O， LVCMOS I2S主时钟输出。为x1，x2 ，或I2S_CLK频率的4倍。

W /下拉

O， LVCMOS

W /下拉

二声道数字音频接口数据输出引脚， 18位色彩模式，并设置

MODE_SEL或配置寄存器

离开，如果不使用开放

I2S_B可任选地用作BI或GPO_REG5 。

标准通用的IO 。

仅在18位色彩模式，并通过MODE_SEL或配置寄存器设置。

请参阅表

离开，如果不使用开放

共享与G1 ， G0 ， R1和R0 。

通用输出和配置寄存器设置。看

表9

共享与I2S_CLK ， I2S_WC ， I2S_DA ， I2S_DB或B1 ， B0 。

中断输入

共享与BISTC

G[7:0]

B[7:0]

PCLK

I2S_CLK,

I2S_WC,

I2S_DA

MCLK

1, 30, 45

可选并行接口

I2S_DB

GPIO [ 3：0]

27 ， 28 ， 40 ， 41 I / O，

LVCMOS

W /下拉

GPO_REG

[8:4]

INTB_IN

1 ， 30 ， 45 ， 18 ， O， LVCMOS

W /下拉

输入，

LVCMOS W /

下拉

DS90UH926Q

引脚名称

控制

PDB

针＃

I / O类型

描述

我， LVCMOS掉电模式输入引脚

W /下拉PDB = H ，设备启用（正常工作）

请参考应用信息部分“户户通电要求和PDB针” 。

PDB = L ，器件掉电。

当器件处于掉电状态时， LVCMOS输出为三态，

PLL被关闭， IDD最小化。。

输入，

输出使能引脚。

LVCMOS W /见

表3

下拉

输入，

输出睡眠状态选择引脚。

LVCMOS W /见

表3

下拉

I，模拟

设备配置选择。看

表4

我， LVCMOS BIST使能引脚。

W /下拉0 ： BIST模式将被禁用。

1： BIST模式被启用。

我， LVCMOS BIST时钟选择。

W /下拉共享与INTB_IN

0 ： PCLK ; 1 ： 33兆赫

I，模拟

I2C串行控制总线的设备ID地址选择

外部上拉至V

DD33

必须在所有情况下，不浮动。

连接到外部上拉和下拉电阻来创建一个分压器。

SEE

图19

I2C时钟输入/输出接口

必须有外部上拉至V

DD33

，不浮动。

推荐的上拉： 4.7kΩ的。

I2C数据输入/输出接口

必须有外部上拉至V

DD33

，不浮动。

推荐的上拉： 4.7kΩ的。

OEN

OSS_SEL

MODE_SEL

BISTEn

BISTC

I2C

IDX

SCL

I / O ，

LVCMOS

漏极开路

I / O ，

LVCMOS

漏极开路

SDA

状态

LOCK

O， LVCMOS锁定状态输出引脚

重量/下拉0： PLL没有锁定，RGB [7： 0]， I 2 S [ 2：0] ， HS，VS ， DE和PCLK的输出状态控制

通过OEN 。可以作为链路状态或显示器启用

1 ： PLL锁定时，输出有效

O， LVCMOS通输出引脚

重量/下拉0：在接收到的有效载荷中检测到一个或多个错误

1 ：无错传输

平仓离场，如果未使用。路线测试点（片）推荐

我， LVDS

O， LVDS

类似物

真正的输入。

互连应该是交流耦合到该引脚与0.1

μF

电容。

反相输入端。

互连应该是交流耦合到该引脚与0.1

μF

电容。

真正的CML输出

监测点均衡的差分信号

反相CML输出

监测点均衡的差分信号

共模滤波器。连接0.1

μF

电容到GND

通

FPD -Link的III串行接口

RIN +

RIN-

CMLOUTP

CMLOUTN

CMF

DS90UH926Q

引脚名称

动力

VDD33_A,

VDD33_B

DDIO

GND

针＃

48, 29

13, 24, 38

DAP

I / O类型

动力

地

描述

电源片上稳压器

3.0 V – 3.6 V.

需要4.7 uF的到GND在每个VDD引脚。

LVCMOS I / O电源

1.8 V± 5％或3.0 V - 3.6 V

需要4.7 uF的到GND每个VDDIO

引脚。

DAP是大的金属接触的底侧上，位于该事务所的中心

封装。

连接到接地平面

（GND）的具有至少9的通孔。

去耦电容连接片上稳压器。需要一个4.7uF的到GND在每

CAP引脚。

去耦电容连接片上稳压器。需要两个4.7uF的到GND在这

CAP引脚。

无连接。该引脚可悬空或连接到任何级别。

和地面

器电容

CAPR12,

CAPP12,

CAPI2S

CAPL12

OTHERS

RES [1 ：0]的

该

55, 57, 58

帽

43.47

GND

VDD （V

DD33

和V

DDIO

）供应坡道应大于1.5毫秒单调上升较快。

框图

30136428

订购信息

←部分

数

DS90UH926QSQE

DS90UH926QSQ

DS90UH926QSQX

█Package

描述

60引脚的LLP ， 9.0× 9.0 ×0.8毫米，节距为0.5mm

QUANTITY

250

1000

2500

规格

NOPB

包ID

SQA60B

注：汽车级（Q ），产品采用增强的制造过程和支持过程的汽车市场，

包括缺陷检测方法。可靠性鉴定符合要求和温度等级

在AEC Q100标准定义的。汽车级产品都以字母Q.欲了解更多信息，请访问

http://www.ti.com/automotive 。

DS90UH926Q

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DS90UH926Q 720p的24位彩色FPD -Link的三解串器，支持HDCP

检查样品：

DS90UH926Q

特点

集成HDCP加密引擎，带有片上

密钥存储

双向控制接口通道

与I2C兼容的串行控制接口

公共汽车

支持高清（ 720p）的数字视频

格式

RGB888 + VS ， HS ， DE和I2S同步

音频支持

5至85兆赫的PCLK支持

3.3V单电源工作在1.8V或3.3V

兼容LVCMOS I / O接口

交流耦合的STP互连高达10米

并行LVCMOS视频输出

I2C兼容的串行控制总线

CON组fi guration

直流平衡&加扰的数据瓦特/嵌入式

时钟

自适应电缆均衡

支持HDCP中继器的应用

@高速链路BIST模式和LOCK状态

针

图像增强（白平衡和

抖动）和内部生成模式

EMI最小化（ SSCG和EPTO ）

低功耗模式使功耗降至最低

汽车级产品： AEC - Q100 2级

合格

>8kV HBM和ISO 10605 ESD额定值

向后兼容模式

描述

该DS90UH926Q解串器，结合

该DS90UH925Q串行器，提供了一个解决方案

内容受保护的数字视频的安全分发

在车载娱乐系统。这

芯片组转换并行RGB视频接口为

一对高速串行接口。该

数字视频数据是使用工业保护

标准HDCP复制保护方案。串行

公交车方案， FPD -Link的III ，支持高全双工

高速转发数据的传输和低速

在一个单一的差分反向信道的通信

链接。视频数据和控制权的巩固

单差分对降低互连尺寸

和重量，同时还消除了歪斜的问题和

简化了系统设计。

该DS90UH926Q解串器恢复的RGB

数据，三个视频控制信号和四个

同步I2S音频信号。它提取时钟

从一个高速串行流。输出LOCK管脚

提供的链路状态，如果输入的数据流是

锁定，而无需使用一个训练序列的全部或

特殊的SYNC模式，以及作为基准时钟。

该DS90UH926Q解串器有一个31位并行

LVCMOS输出接口，以适应将RGB ，

视频控制和声音数据。

自适应均衡器优化的最大电缆

达到。 EMI是由输出SSC产生最小化

（ SSCG ）和增强型逐行打开 - 打开（ EPTO ）

功能。

在HDCP加密引擎在两个实施

串行器和解串。 HDCP密钥被存储在

片上存储器。

应用

汽车显示了导航

后座娱乐系统

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

所有商标均为其各自所有者的财产。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

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应用图

DD33

DDIO

（ 1.8V或3.3V ）（ 3.3V ）

RGB数字显示接口

R[7:0]

G[7:0]

B[7:0]

PCLK

PDB

I2S音频

（立体声）

DDIO

DD33

（ 3.3V ）（ 1.8V或3.3V ）

FPD -Link的三

1对/ AC耦合

R[7:0]

G[7:0]

B[7:0]

PCLK

LOCK

通

主持人

图像

处理器

0.1

DOUT +

DOUT-

DS90UH925Q

串行器

0.1

RIN +

RIN-

RGB显示器

720p

24位色深

100欧姆STP电缆

PDB

OSS_SEL

OEN

MODE_SEL

INTB

INTB_IN

SCL

SDA

IDX

DS90UH926Q

解串器

I2S音频

（立体声）

MCLK

SCL

SDA

IDX

DAP

DS90UH926Q引脚图

I2S_DA/GPO_REG6

R0/GPIO0

BISTEn

R1/GPIO1

VDDIO

RES1

LOCK

通

OSS_SEL

RES0

VDD33_A

RIN +

RIN-

CMF

CMLOUTP

CMLOUTN

CAPR12

IDX

CAPP12

CAPI2S

PDB

MCLK

OEN

I2S_WC/GPO_REG7

VDD33_B

G0/GPIO2

G1/GPIO3

VDDIO

B0/GPO_REG4

B1/I2S_DB/GPO_REG5

BISTC / INTB_IN

DS90UH926Q

顶视图

DAP = GND

CAPL12

PCLK

SCL

I2S_CLK/GPO_REG8

图1. DS90UH926Q - 顶视图

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MODE_SEL

SDA

VDDIO

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引脚说明

引脚名称

R[7:0]

针＃

33, 34, 35, 36,

37, 39, 40, 41

20, 21, 22, 23,

25, 26, 27, 28

9, 10, 11, 12,

14, 17, 18, 19

I / O类型

O， LVCMOS

W /下拉

O， LVCMOS

W /下拉

O， LVCMOS

W /下拉

描述

RED并行接口数据输出引脚

离开，如果不使用开放

R0中可任选地用作GPIO0和R 1可以任选地用作GPIO1

绿色并行接口数据输出引脚

离开，如果不使用开放

G0可任选地用作GPIO2和G1可任选地用作GPIO3 。

BLUE并行接口数据输出引脚

离开，如果不使用开放

B 0可任选地用作GPO_REG4和B1可以任选地用作I2S_DB或

GPO_REG5.

水平同步输出引脚

视频控制信号的脉冲宽度必须为3个PCLK或更长的时间才能被发送时的

控制信号滤波功能。有对最小过渡脉冲没有限制

当控制信号过滤器被禁用。该信号被限制在每130 2跃迁

个PCLK 。看

表9

垂直同步输出引脚

视频控制信号被限制在每130个PCLK 1过渡。因此，最小脉冲宽度

130个PCLK 。

数据使能输出引脚

视频控制信号的脉冲宽度必须为3个PCLK或更长的时间才能被发送时的

控制信号滤波功能。有对最小过渡脉冲没有限制

当控制信号过滤器被禁用。该信号被限制在每130 2跃迁

个PCLK 。看

表9

像素时钟输出引脚。频闪边缘RFB通过配置寄存器设置。看

表9

数字音频接口数据输出引脚

离开，如果不使用开放

I2S_CLK可任选地用作GPO_REG8 ， I2S_WC可以任选地用作

GPO_REG7和I2S_DA可任选地用作GPO_REG6 。

I2S主时钟输出。为x1，x2 ，或I2S_CLK频率的4倍。

LVCMOS并行接口

G[7:0]

B[7:0]

O， LVCMOS

W /下拉

O， LVCMOS

W /下拉

O， LVCMOS

W /下拉

PCLK

I2S_CLK,

I2S_WC,

I2S_DA

MCLK

1, 30, 45

O， LVCMOS

W /下拉

O， LVCMOS

W /下拉

O， LVCMOS

W /下拉

O， LVCMOS

W /下拉

可选并行接口

I2S_DB

二声道数字音频接口数据输出引脚， 18位色彩模式，并设置

MODE_SEL或配置寄存器

离开，如果不使用开放

I2S_B可任选地用作BI或GPO_REG5 。

标准通用的IO 。

仅在18位色彩模式，并通过MODE_SEL或配置寄存器设置。

SEE

表9

离开，如果不使用开放

共享与G1 ， G0 ， R1和R0 。

通用输出和配置寄存器设置。看

表9

共享与I2S_CLK ， I2S_WC ， I2S_DA ， I2S_DB或B1 ， B0 。

中断输入

共享与BISTC

GPIO [ 3：0]

27, 28, 40, 41

I / O ，

LVCMOS

W /下拉

GPO_REG [8：

INTB_IN

1, 30, 45, 18,

O， LVCMOS

W /下拉

输入，

LVCMOS W /

下拉

我， LVCMOS

瓦特/下拉

控制

PDB

掉电模式输入引脚

PDB = H ，设备启用（正常工作）

请参考应用信息部分“户户通电要求和PDB针” 。

PDB = L ，器件掉电。

当器件处于掉电状态时， LVCMOS输出为三态，

PLL被关闭， IDD最小化。。

输出使能引脚。

SEE

表3

输出睡眠状态选择引脚。

SEE

表3

设备配置选择。看

表4

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DS90UH926Q

OEN

输入，

LVCMOS W /

下拉

输入，

LVCMOS W /

下拉

I，模拟

OSS_SEL

MODE_SEL

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引脚说明（续）

引脚名称

BISTEn

针＃

I / O类型

我， LVCMOS

瓦特/下拉

我， LVCMOS

瓦特/下拉

描述

BIST使能引脚。

0 ： BIST模式将被禁用。

1： BIST模式被启用。

BIST时钟选择。

共享与INTB_IN

0 ： PCLK ; 1 ： 33兆赫

I2C串行控制总线的设备ID地址选择

外部上拉至V

DD33

必须在所有情况下，不浮动。

连接到外部上拉和下拉电阻来创建一个分压器。

SEE

图20

I2C时钟输入/输出接口

必须有外部上拉至V

DD33

，不浮动。

推荐的上拉： 4.7kΩ的。

I2C数据输入/输出接口

必须有外部上拉至V

DD33

，不浮动。

推荐的上拉： 4.7kΩ的。

锁定状态输出引脚

0： PLL解锁，RGB [7： 0]， I 2 S [ 2：0] ， HS，VS ， DE和PCLK的输出状态控制

通过OEN 。可以作为链路状态或显示器启用

1 ： PLL锁定时，输出有效

通输出引脚

在所接收的有效载荷中检测到一个或多个错误：0

1 ：无错传输

平仓离场，如果未使用。路线测试点（片）推荐

真正的输入。

互连应该是交流耦合到该引脚与0.1

μF

电容。

反相输入端。

互连应该是交流耦合到该引脚与0.1

μF

电容。

真正的CML输出

监测点均衡的差分信号

反相CML输出

监测点均衡的差分信号

共模滤波器。连接0.1

μF

电容到GND

电源片上稳压器

3.0 V – 3.6 V.

需要4.7 uF的到GND在每个VDD引脚。

LVCMOS I / O电源

1.8 V± 5％或3.0 V - 3.6 V

需要4.7 uF的到GND每个VDDIO

引脚。

DAP是大的金属接触的底侧上，位于所述WQFN的中心

封装。

连接到接地平面

（GND）的具有至少9的通孔。

去耦电容连接片上稳压器。需要一个4.7uF的到GND在每

CAP引脚。

去耦电容连接片上稳压器。需要两个4.7uF的到GND在这

CAP引脚。

无连接。该引脚可悬空或连接到任何级别。

BISTC

I2C

IDX

I，模拟

SCL

I / O ，

LVCMOS

漏极开路

I / O ，

LVCMOS

漏极开路

O， LVCMOS

W /下拉

SDA

状态

LOCK

通

O， LVCMOS

W /下拉

FPD -Link的III串行接口

RIN +

RIN-

CMLOUTP

CMLOUTN

CMF

VDD33_A,

VDD33_B

DDIO

GND

48, 29

13, 24, 38

DAP

我， LVDS

O， LVDS

类似物

动力

地

动力

(1)

和地面

器电容

CAPR12,

CAPP12,

CAPI2S

CAPL12

OTHERS

RES [1 ：0]的

(1)

43.47

GND

55, 57, 58

帽

在VDD （V

DD33

和V

DDIO

）供应坡道应大于1.5毫秒单调上升较快。

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框图

调节器

CMF

SSCG

直流平衡解码器

串行到并行

HDCP加密

输出锁存器

RGB [7：0 ]

RIN +

RIN-

CMLOUTP

CMLOUTN

BISTEn

BISTC

PDB

SCL

SCA

IDX

MODE_SEL

I2S_CLK

I2S_WC

I2S_DA

MCLK

通

错误

探测器

时间和

控制

时钟和

数据

恢复

PCLK

LOCK

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