DS1746/DS1746P
引脚说明
A0–A16
CE
OE
WE
V
CC
GND
DQ0–DQ7
NC
RST
–
–
–
–
–
–
–
–
–
地址输入
芯片使能
OUTPUT ENABLE
写使能
电源输入
地
数据输入/输出
无连接
上电复位输出（电源 -
盖模块板专用）
- 水晶连接
- 电池连接
X1, X2
V
BAT
订购信息
DS1746P
(5V)
空白
P
(3.3V)
空白的32引脚DIP模块
P
34引脚PowerCap模块板*
* DS9034PCX （安装PowerCap ）要求：
（必须单独订购）
32引脚DIP模块
34引脚PowerCap模块板*
DS1746WP
描述
该DS1746是一个全功能的，符合2000年（ Y2KC ） ，实时时钟/日历（ RTC）和128K X
8非易失性静态RAM 。在DS1746中的用户访问所有的寄存器是通过一
如图1，实时时钟（ RTC ）的信息和控制位位于单字节宽接口
在最高的8个内存位置。 RTC寄存器包含世纪，年，月，日，星期，时，
在24小时BCD格式的分，秒的数据。更正为每个月份及闰年的日期
是自动进行的。 RTC时钟寄存器是双缓冲，以避免不正确的数据的访问
时可能出现的时钟的更新周期。双缓冲系统还可以防止浪费时间的
倒数计时无法减少了访问时间寄存器的数据。该DS1746还包含其
电源失效电路，取消选择设备时的V
CC
电源是一个彻头彻尾的宽容
条件。此功能可以防止不可预测的系统运行数据低V带来的损失
CC
为避免错误的访问和更新周期。
2 18
DS1746/DS1746P
DS1746框图
图1
套餐
该DS1746有两种封装（ 32引脚DIP和34引脚PowerCap模块）提供。 32引脚DIP
风格模块集成了晶体，锂能源和硅都在同一个包中。 34针
PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）
包含晶体和电池。这种设计允许的PowerCap可以安装在顶部
在完成表面后DS1746P安装过程。表面后安装的PowerCap
安装过程中防止损坏晶体和电池由于所需焊料的高温
回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap
是单独订购和运输分开的容器。为的PowerCap的部件号为
DS9034PCX.
时钟操作 - 读取软时钟
尽管双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会
到DS1746时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中
过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。
当1被写入到读取位的更新被中止，比特世纪寄存器6 ，见表2。
只要1保持在该位置时，更新被中止。发出停止后，寄存器反映
算，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。不过，
在双缓冲系统的内部时钟寄存器继续更新，以使时钟精确度是
不受数据的访问。所有的DS1746寄存器后，同时更新
内部时钟寄存器更新过程已经重新启用。更新是在后读取位第二
被写入到零。读位必须是零最少500
s至确保外部寄存器
将被更新。
3 18
DS1746/DS1746P
DS1746真值表
表1
V
CC
V
CC
＆ GT ; V
PF
V
SO
＆ LT ; V
CC
＆ LT ; V
PF
V
CC
＆ LT ; V
SO
＆ LT ; V
PF
CE
V
IH
V
IL
V
IL
V
IL
X
X
OE
X
X
V
IL
V
IH
X
X
WE
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
活跃
活跃
活跃
CMOS待机
数据保留
模式
设置时钟
如表2中所示，位世纪寄存器7是写位。设定的写入位为1，如
读位，停止更新的DS1746寄存器。然后，用户可以使用正确的星期，日期加载它们和
以24小时BCD格式的时间数据。复位写入位到零，则这些值传送到实际
时钟计数器，并允许恢复正常操作。
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭
以最小化从电池的漏电流。对OSC位是MSB （第7位）的秒寄存器，见
表2.将其设置为一个振荡器停振。
频率测试位
如表2所示，第6位的天字节是频率的测试位。当频率测试位被设置为
逻辑“1”和振荡器运行，的LSB秒寄存器将切换为512赫兹。当
秒寄存器被读出时， DQ0线将在512赫兹的频率，只要切换为条件
访问仍然有效（即CE低， OE低， WE高和地址秒钟注册仍然有效，
稳定）。
该DS1746是保证计时精确度内
±
在每月25日1分钟
°
C.实时时钟是
在工厂校准由Dallas Semiconductor使用非易失性的调谐元件，并且不需要
额外的校准。出于这个原因，场时钟校准方法不可用并且不
有必要的。时钟精度也受电气环境和时应该小心，以
将RTC中的PCB布局的最低水平EMI部分。有关更多信息，请参阅
应用笔记58 。
时钟精度（ DIP MODULE ）
时钟精度（ POWERCAP MODULE ）
在DS1746和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，
模块通常保持时间的精确度内
±
每月（为35ppm ） 1.53分钟在25℃ 。时钟
精度也受电气环境和时应该小心放置的RTC中
的PCB布局的最低水平EMI部分。有关更多信息，请参见应用笔记
58.
4 18
DS1746/DS1746P
DS1746寄存器映射
表2
地址
数据
B
7
B
6
X
X
FT
X
1FFFF
1FFFE
X
1FFFD
X
1FFFC
BF
1FFFB
X
1FFFA
X
1FFF9
OSC
1FFF8
W
OSC =停止位
W =写位
R
B
5
B
4
B
3
B
2
B
1
10年
YEAR
X
10莫
MONTH
10日
日期
X
X
X
天
10小时
小时
10分钟
分钟
10秒
秒
10世纪
世纪
R =读位
X =参见下面的注释
B
0
功能/量程
YEAR
00-99
MONTH
01-12
日期
01-31
天
01-07
小时
00-23
分钟
00-59
秒
00-59
世纪
00-39
FT =频率测试
BF =电池标志
注意：
所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。
检索数据从RAM或时钟
的DS1746是在读出模式时的OE （输出使能）为低电平时， WE （写使能）为高电平时，和CE
（芯片使能）是低的。该装置结构允许的纹波通过访问任何的地址位置
在NV SRAM 。有效的数据将在T内的DQ引脚
AA
之后的最后一个地址输入是
稳定，提供了CE和OE访问时间和状态感到满意。如果CE或OE访问时间
和状态都得不到满足，有效数据将在芯片使能访问的，后者（T
CEA ）
或输出
允许访问时间（t
OEA ）
。的数据输入/输出引脚（DQ）的状态由CE及OE控制。如果
输出吨前被激活
AA
中，数据线被驱动到一个中间状态，直到吨
AA
。如果该地址
输入被改变，而CE和OE仍然有效，输出数据有效期为输出数据保持
时间（t
OH
），但将会进入不确定的，直到下一个地址的访问。
将数据写入RAM或时钟
该DS1746是在写入模式下，每当我们和CE都在他们的活动状态。写的是开始
参考我们，或CE后者发生转变。该地址必须在整个持有有效
该循环。 CE或我们必须回归沉寂最小的t
WR
之前，另一次读的起始或
写周期。数据必须是有效的吨
DS
之前写的结尾，并保持有效吨
DS
之后。在一个
典型的应用程序，在OE信号将在写周期期间高。不过， OE可以活动
只要小心与数据总线，以避免总线冲突。如果OE是低电平之前
WE过渡低数据总线可以成为活性与由地址输入所定义的读数据。低
在WE过渡，然后将禁用输出T
WEZ
之后，我们去活跃。
5 18
DS1746/DS1746P
引脚说明
A0–A16
CE
OE
WE
V
CC
GND
DQ0–DQ7
NC
RST
–
–
–
–
–
–
–
–
–
地址输入
芯片使能
OUTPUT ENABLE
写使能
电源输入
地
数据输入/输出
无连接
上电复位输出（电源 -
盖模块板专用）
- 水晶连接
- 电池连接
X1, X2
V
BAT
订购信息
DS1746P
(5V)
空白
P
(3.3V)
空白的32引脚DIP模块
P
34引脚PowerCap模块板*
* DS9034PCX （安装PowerCap ）要求：
（必须单独订购）
32引脚DIP模块
34引脚PowerCap模块板*
DS1746WP
描述
该DS1746是一个全功能的，符合2000年（ Y2KC ） ，实时时钟/日历（ RTC）和128K X
8非易失性静态RAM 。在DS1746中的用户访问所有的寄存器是通过一
如图1，实时时钟（ RTC ）的信息和控制位位于单字节宽接口
在最高的8个内存位置。 RTC寄存器包含世纪，年，月，日，星期，时，
在24小时BCD格式的分，秒的数据。更正为每个月份及闰年的日期
是自动进行的。 RTC时钟寄存器是双缓冲，以避免不正确的数据的访问
时可能出现的时钟的更新周期。双缓冲系统还可以防止浪费时间的
倒数计时无法减少了访问时间寄存器的数据。该DS1746还包含其
电源失效电路，取消选择设备时的V
CC
电源是一个彻头彻尾的宽容
条件。此功能可以防止不可预测的系统运行数据低V带来的损失
CC
为避免错误的访问和更新周期。
2 18
DS1746/DS1746P
DS1746框图
图1
套餐
该DS1746有两种封装（ 32引脚DIP和34引脚PowerCap模块）提供。 32引脚DIP
风格模块集成了晶体，锂能源和硅都在同一个包中。 34针
PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）
包含晶体和电池。这种设计允许的PowerCap可以安装在顶部
在完成表面后DS1746P安装过程。表面后安装的PowerCap
安装过程中防止损坏晶体和电池由于所需焊料的高温
回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap
是单独订购和运输分开的容器。为的PowerCap的部件号为
DS9034PCX.
时钟操作 - 读取软时钟
尽管双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会
到DS1746时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中
过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。
当1被写入到读取位的更新被中止，比特世纪寄存器6 ，见表2。
只要1保持在该位置时，更新被中止。发出停止后，寄存器反映
算，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。不过，
在双缓冲系统的内部时钟寄存器继续更新，以使时钟精确度是
不受数据的访问。所有的DS1746寄存器后，同时更新
内部时钟寄存器更新过程已经重新启用。更新是在后读取位第二
被写入到零。读位必须是零最少500
s至确保外部寄存器
将被更新。
3 18
DS1746/DS1746P
DS1746真值表
表1
V
CC
V
CC
＆ GT ; V
PF
V
SO
＆ LT ; V
CC
＆ LT ; V
PF
V
CC
＆ LT ; V
SO
＆ LT ; V
PF
CE
V
IH
V
IL
V
IL
V
IL
X
X
OE
X
X
V
IL
V
IH
X
X
WE
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
活跃
活跃
活跃
CMOS待机
数据保留
模式
设置时钟
如表2中所示，位世纪寄存器7是写位。设定的写入位为1，如
读位，停止更新的DS1746寄存器。然后，用户可以使用正确的星期，日期加载它们和
以24小时BCD格式的时间数据。复位写入位到零，则这些值传送到实际
时钟计数器，并允许恢复正常操作。
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭
以最小化从电池的漏电流。对OSC位是MSB （第7位）的秒寄存器，见
表2.将其设置为一个振荡器停振。
频率测试位
如表2所示，第6位的天字节是频率的测试位。当频率测试位被设置为
逻辑“1”和振荡器运行，的LSB秒寄存器将切换为512赫兹。当
秒寄存器被读出时， DQ0线将在512赫兹的频率，只要切换为条件
访问仍然有效（即CE低， OE低， WE高和地址秒钟注册仍然有效，
稳定）。
该DS1746是保证计时精确度内
±
在每月25日1分钟
°
C.实时时钟是
在工厂校准由Dallas Semiconductor使用非易失性的调谐元件，并且不需要
额外的校准。出于这个原因，场时钟校准方法不可用并且不
有必要的。时钟精度也受电气环境和时应该小心，以
将RTC中的PCB布局的最低水平EMI部分。有关更多信息，请参阅
应用笔记58 。
时钟精度（ DIP MODULE ）
时钟精度（ POWERCAP MODULE ）
在DS1746和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，
模块通常保持时间的精确度内
±
每月（为35ppm ） 1.53分钟在25℃ 。时钟
精度也受电气环境和时应该小心放置的RTC中
的PCB布局的最低水平EMI部分。有关更多信息，请参见应用笔记
58.
4 18
DS1746/DS1746P
DS1746寄存器映射
表2
地址
数据
B
7
B
6
X
X
FT
X
1FFFF
1FFFE
X
1FFFD
X
1FFFC
BF
1FFFB
X
1FFFA
X
1FFF9
OSC
1FFF8
W
OSC =停止位
W =写位
R
B
5
B
4
B
3
B
2
B
1
10年
YEAR
X
10莫
MONTH
10日
日期
X
X
X
天
10小时
小时
10分钟
分钟
10秒
秒
10世纪
世纪
R =读位
X =参见下面的注释
B
0
功能/量程
YEAR
00-99
MONTH
01-12
日期
01-31
天
01-07
小时
00-23
分钟
00-59
秒
00-59
世纪
00-39
FT =频率测试
BF =电池标志
注意：
所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。
检索数据从RAM或时钟
的DS1746是在读出模式时的OE （输出使能）为低电平时， WE （写使能）为高电平时，和CE
（芯片使能）是低的。该装置结构允许的纹波通过访问任何的地址位置
在NV SRAM 。有效的数据将在T内的DQ引脚
AA
之后的最后一个地址输入是
稳定，提供了CE和OE访问时间和状态感到满意。如果CE或OE访问时间
和状态都得不到满足，有效数据将在芯片使能访问的，后者（T
CEA ）
或输出
允许访问时间（t
OEA ）
。的数据输入/输出引脚（DQ）的状态由CE及OE控制。如果
输出吨前被激活
AA
中，数据线被驱动到一个中间状态，直到吨
AA
。如果该地址
输入被改变，而CE和OE仍然有效，输出数据有效期为输出数据保持
时间（t
OH
），但将会进入不确定的，直到下一个地址的访问。
将数据写入RAM或时钟
该DS1746是在写入模式下，每当我们和CE都在他们的活动状态。写的是开始
参考我们，或CE后者发生转变。该地址必须在整个持有有效
该循环。 CE或我们必须回归沉寂最小的t
WR
之前，另一次读的起始或
写周期。数据必须是有效的吨
DS
之前写的结尾，并保持有效吨
DS
之后。在一个
典型的应用程序，在OE信号将在写周期期间高。不过， OE可以活动
只要小心与数据总线，以避免总线冲突。如果OE是低电平之前
WE过渡低数据总线可以成为活性与由地址输入所定义的读数据。低
在WE过渡，然后将禁用输出T
WEZ
之后，我们去活跃。
5 18
19-5503 ;启3/12
DS1746/DS1746P
Y2K兼容，非易失时钟RAM
特点
集成的NV SRAM ，实时时钟，
水晶，电源失效控制电路，以及
锂能源
时钟寄存器被相同接入到
静态RAM 。这些寄存器居民
在八大热门RAM单元。
世纪字节寄存器（即， Y2K兼容）
拥有超过10年的完全不挥发
在没有电源的操作
BCD编码的世纪，年，月，日，
日，小时，分钟和秒用
闰年自动补偿有效期
截至2100年
电池电压指示标志
电源失效写保护允许± 10 ％
V
CC
电源容限
锂能源电
断开，维持保鲜状态
通电后的首次
只有DIP模块
标准的JEDEC字节宽的128k x 8静态
RAM引出线
PowerCap模板
表面贴装可直接
包含连接的PowerCap
电池和水晶
可更换电池（安装PowerCap ）
上电复位输出
引脚对引脚兼容于其他密度
的DS174XP时钟RAM
也可在工业温度
范围：-40 ° C至+ 85°C
美国保险商实验室（ UL ）认可
销刀豆网络gurations
顶视图
北卡罗来纳州
A16
A14
A12
A7
A6
A5
A4
A3
A2
A1
A0
DQ0
DQ1
DQ2
GND
1
格言
2
DS1746
3
4
5
6
7
8
9
10
11
12
13
14
15
16
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
V
CC
A15
北卡罗来纳州
WE
A13
A8
A9
A11
OE
A10
CE
DQ7
DQ6
DQ5
DQ4
DQ3
DIP封装
北卡罗来纳州
A15
A16
RST
V
CC
WE
OE
CE
DQ7
DQ6
DQ5
DQ4
DQ3
DQ2
DQ1
DQ0
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
DS1746P
格言
X1
GND
V
BAT
X2
34
33
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
北卡罗来纳州
北卡罗来纳州
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
（使用DS9034PCX +或DS9034I ， PCX +的PowerCap ）
PowerCap模板
注意：
该器件的一些修订可能偏离称为勘误表公布的规格。任何器件的多个版本
可能同时获得通过不同的销售渠道。欲了解器件勘误表的信息，请点击这里：
www.maxim-ic.com/errata 。
1 16
DS1746 / DS1746P Y2K兼容，非易失时钟RAM
引脚说明
PDIP
1, 30
2
3
4
5
6
7
8
9
10
11
12
23
25
26
27
28
31
13
14
15
17
18
19
20
21
16
22
24
29
32
—
—
针
POWERCAP
1, 33, 34
3
32
30
25
24
23
22
21
20
19
18
28
29
27
26
31
2
16
15
14
13
12
11
10
9
17
8
7
6
5
4
名字
功能
无连接
北卡罗来纳州
A16
A14
A12
A7
A6
A5
A4
A3
A2
A1
A0
A10
A11
A9
A8
A13
A15
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
GND
CE
OE
WE
V
CC
RST
X1, X2,
V
BAT
地址输入
数据输入/输出
地
低电平有效芯片使能输入
低电平有效输出使能输入
低电平有效写使能输入
电源输入
低电平电源故障输出，开漏输出。需要一个上拉电阻
正确的操作。
水晶连接，V
BAT
电池连接。 UL认证，以确保
针对反向用锂电池使用时充电。
www.maxim-
ic.com/qa/info/ul/
2 16
DS1746 / DS1746P Y2K兼容，非易失时钟RAM
订购信息
部分
DS1746-70+
DS1746-70IND+
DS1746P-70+
DS1746P-70IND+
DS1746W-120+
DS1746W-120IND+
DS1746WP-120+
DS1746WP-120IND+
电压
范围
(V)
5.0
5.0
5.0
5.0
3.3
3.3
3.3
3.3
温度范围
0 ° C至+ 70°C
-40 ° C至+ 85°C
0 ° C至+ 70°C
-40 ° C至+ 85°C
0 ° C至+ 70°C
-40 ° C至+ 85°C
0 ° C至+ 70°C
-40 ° C至+ 85°C
PIN- PACKAGE
32 EDIP （ 0.740a ）
32 EDIP （ 0.740a ）
34 *的PowerCap
34 *的PowerCap
32 EDIP （ 0.740a ）
32 EDIP （ 0.740a ）
34 *的PowerCap
34 *的PowerCap
顶标
DS1746+070
DS1746 + 070 IND
DS1746P+70
DS1746P + 070 IND
DS1746W+120
DS1746W + 120 IND
DS1746WP+120
DS1746WP + 120 IND
+表示
一个铅（Pb ） - 免费/符合RoHS标准的封装。顶标将包括无铅器件一个“ + ”符号。
*DS9034-PCX+
或需要DS9034I - PCX + （必须单独订购） 。
在上面标记任何地方的“ IND ”表示工业温度级器件。
该DS1746是一款全功能的， 2000年的标准（ Y2KC ） ，实时时钟/日历（ RTC ）和
128K ×8非易失性静态RAM 。在DS1746中的用户访问所有的寄存器是通过一
如示于图1中的RTC信息和控制位字节宽接口驻留在8
最上面的RAM单元。 RTC寄存器包含世纪，年，月，日，星期，时，分，
并在24小时二进制编码的十进制（ BCD ）格式秒的数据。更正为每个月的日期
和闰年自动进行。 RTC时钟寄存器是双缓冲，以避免访问
不正确的数据时可能出现的时钟的更新周期。双缓冲系统也防止时间
损失的倒数计时有增无减通过访问时间寄存器的数据。在DS1746还
包含它自己的电源故障电路，取消选择设备时的V
CC
电源是一个彻头彻尾的
宽容的条件。此功能可以防止不可预测的系统运行数据拿来就用的损失
低V
CC
为避免错误的访问和更新周期。
描述
3 16
DS1746 / DS1746P Y2K兼容，非易失时钟RAM
图1.框图
该DS1746有两种封装（ 32引脚DIP和34引脚PowerCap模块）提供。 32引脚DIP
风格模块集成了晶体，锂能源和硅都在同一个包中。 34针
PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）
包含晶体和电池。这种设计允许的PowerCap可以安装在顶部
在完成表面后DS1746P安装过程。表面后安装的PowerCap
安装过程中防止损坏晶体和电池由于所需焊料的高温
回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap
是单独订购和运输分开的容器。为的PowerCap的部件号为
DS9034PCX.
套餐
时钟操作 - 读取软时钟
而双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会
到DS1746时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中
过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。
本世纪寄存器的当一个被写入到读取位的更新被停止，第6位（见表2）。如
只要1保持在该位置时，更新被中止。发出停止后，寄存器反映
算，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。不过，
双缓冲系统的内部时钟寄存器继续更新，以使时钟精确度是
不受数据的访问。所有的DS1746寄存器后，同时更新
内部时钟寄存器更新过程已经重新启用。更新是在后读取位第二
被写入到零。的读位必须是零为最低500s的，以确保外部寄存器
将被更新。
4 16
DS1746 / DS1746P Y2K兼容，非易失时钟RAM
表1.真值表
V
CC
V
CC
＆ GT ; V
PF
V
SO
＆ LT ; V
CC
＆ LT ; V
PF
V
CC
＆ LT ; V
SO
＆ LT ; V
PF
CE
V
IH
V
IL
V
IL
V
IL
X
X
OE
X
X
V
IL
V
IH
X
X
WE
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
活跃
活跃
活跃
CMOS待机
数据保留模式
设置时钟
如表2中所示，位世纪寄存器7是写位。设定的写入位为1，如
读位，停止更新的DS1746寄存器。然后，用户可以使用正确的星期，日期加载它们和
以24小时BCD格式的时间数据。复位写入位到零，则这些值传送到实际
时钟计数器，并允许恢复正常操作。
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭
以最小化从电池的漏电流。该
OSC
位的秒寄存器的MSB （位7） （见
表2）。将其设置为一个振荡器停振。
频率测试位
如表2所示，第6位的天字节是频率的测试位。当频率测试位被设置为
逻辑“1”和振荡器运行，的LSB秒寄存器将切换为512赫兹。当
秒寄存器被读出时， DQ0线将在512赫兹的频率，只要切换为条件
访问保持有效（即
CE
低，
OE
低，
WE
高和地址秒钟注册仍然有效，
稳定）。
时钟精度（ DIP MODULE ）
该DS1746是保证计时精确度内
±1
每月分钟，在25℃ 。实时时钟是
使用非易失性调谐元件在工厂校准由马克西姆，并且不需要额外的
校准。出于这个原因，场时钟校准方法不可用和没有必要的。该
电环境也影响时钟精度和时应该小心放置的RTC中
的PC板布局最低的一级EMI部分。有关更多信息，请参考应用笔记
58.
时钟精度（ POWERCAP MODULE ）
在DS1746和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，
模块通常保持时间的精确度内
±1.53
每月（为35ppm ）分钟，在25℃ 。该
电环境也影响时钟精度和时应该小心放置的RTC中
的PC板布局最低的一级EMI部分。有关更多信息，请参考应用笔记
58.
5 16
DS1746/DS1746P
引脚说明
A0–A16
CE
OE
WE
V
CC
GND
DQ0–DQ7
NC
RST
–
–
–
–
–
–
–
–
–
地址输入
芯片使能
OUTPUT ENABLE
写使能
电源输入
地
数据输入/输出
无连接
上电复位输出（电源 -
盖模块板专用）
- 水晶连接
- 电池连接
X1, X2
V
BAT
订购信息
DS1746P
(5V)
空白
P
(3.3V)
空白的32引脚DIP模块
P
34引脚PowerCap模块板*
* DS9034PCX （安装PowerCap ）要求：
（必须单独订购）
32引脚DIP模块
34引脚PowerCap模块板*
DS1746WP
描述
该DS1746是一个全功能的，符合2000年（ Y2KC ） ，实时时钟/日历（ RTC）和128K X
8非易失性静态RAM 。在DS1746中的用户访问所有的寄存器是通过一
如图1，实时时钟（ RTC ）的信息和控制位位于单字节宽接口
在最高的8个内存位置。 RTC寄存器包含世纪，年，月，日，星期，时，
在24小时BCD格式的分，秒的数据。更正为每个月份及闰年的日期
是自动进行的。 RTC时钟寄存器是双缓冲，以避免不正确的数据的访问
时可能出现的时钟的更新周期。双缓冲系统还可以防止浪费时间的
倒数计时无法减少了访问时间寄存器的数据。该DS1746还包含其
电源失效电路，取消选择设备时的V
CC
电源是一个彻头彻尾的宽容
条件。此功能可以防止不可预测的系统运行数据低V带来的损失
CC
为避免错误的访问和更新周期。
2 18
DS1746/DS1746P
DS1746框图
图1
套餐
该DS1746有两种封装（ 32引脚DIP和34引脚PowerCap模块）提供。 32引脚DIP
风格模块集成了晶体，锂能源和硅都在同一个包中。 34针
PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）
包含晶体和电池。这种设计允许的PowerCap可以安装在顶部
在完成表面后DS1746P安装过程。表面后安装的PowerCap
安装过程中防止损坏晶体和电池由于所需焊料的高温
回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap
是单独订购和运输分开的容器。为的PowerCap的部件号为
DS9034PCX.
时钟操作 - 读取软时钟
尽管双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会
到DS1746时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中
过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。
当1被写入到读取位的更新被中止，比特世纪寄存器6 ，见表2。
只要1保持在该位置时，更新被中止。发出停止后，寄存器反映
算，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。不过，
在双缓冲系统的内部时钟寄存器继续更新，以使时钟精确度是
不受数据的访问。所有的DS1746寄存器后，同时更新
内部时钟寄存器更新过程已经重新启用。更新是在后读取位第二
被写入到零。读位必须是零最少500
s至确保外部寄存器
将被更新。
3 18
DS1746/DS1746P
DS1746真值表
表1
V
CC
V
CC
＆ GT ; V
PF
V
SO
＆ LT ; V
CC
＆ LT ; V
PF
V
CC
＆ LT ; V
SO
＆ LT ; V
PF
CE
V
IH
V
IL
V
IL
V
IL
X
X
OE
X
X
V
IL
V
IH
X
X
WE
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
活跃
活跃
活跃
CMOS待机
数据保留
模式
设置时钟
如表2中所示，位世纪寄存器7是写位。设定的写入位为1，如
读位，停止更新的DS1746寄存器。然后，用户可以使用正确的星期，日期加载它们和
以24小时BCD格式的时间数据。复位写入位到零，则这些值传送到实际
时钟计数器，并允许恢复正常操作。
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭
以最小化从电池的漏电流。对OSC位是MSB （第7位）的秒寄存器，见
表2.将其设置为一个振荡器停振。
频率测试位
如表2所示，第6位的天字节是频率的测试位。当频率测试位被设置为
逻辑“1”和振荡器运行，的LSB秒寄存器将切换为512赫兹。当
秒寄存器被读出时， DQ0线将在512赫兹的频率，只要切换为条件
访问仍然有效（即CE低， OE低， WE高和地址秒钟注册仍然有效，
稳定）。
该DS1746是保证计时精确度内
±
在每月25日1分钟
°
C.实时时钟是
在工厂校准由Dallas Semiconductor使用非易失性的调谐元件，并且不需要
额外的校准。出于这个原因，场时钟校准方法不可用并且不
有必要的。时钟精度也受电气环境和时应该小心，以
将RTC中的PCB布局的最低水平EMI部分。有关更多信息，请参阅
应用笔记58 。
时钟精度（ DIP MODULE ）
时钟精度（ POWERCAP MODULE ）
在DS1746和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，
模块通常保持时间的精确度内
±
每月（为35ppm ） 1.53分钟在25℃ 。时钟
精度也受电气环境和时应该小心放置的RTC中
的PCB布局的最低水平EMI部分。有关更多信息，请参见应用笔记
58.
4 18
DS1746/DS1746P
DS1746寄存器映射
表2
地址
数据
B
7
B
6
X
X
FT
X
1FFFF
1FFFE
X
1FFFD
X
1FFFC
BF
1FFFB
X
1FFFA
X
1FFF9
OSC
1FFF8
W
OSC =停止位
W =写位
R
B
5
B
4
B
3
B
2
B
1
10年
YEAR
X
10莫
MONTH
10日
日期
X
X
X
天
10小时
小时
10分钟
分钟
10秒
秒
10世纪
世纪
R =读位
X =参见下面的注释
B
0
功能/量程
YEAR
00-99
MONTH
01-12
日期
01-31
天
01-07
小时
00-23
分钟
00-59
秒
00-59
世纪
00-39
FT =频率测试
BF =电池标志
注意：
所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。
检索数据从RAM或时钟
的DS1746是在读出模式时的OE （输出使能）为低电平时， WE （写使能）为高电平时，和CE
（芯片使能）是低的。该装置结构允许的纹波通过访问任何的地址位置
在NV SRAM 。有效的数据将在T内的DQ引脚
AA
之后的最后一个地址输入是
稳定，提供了CE和OE访问时间和状态感到满意。如果CE或OE访问时间
和状态都得不到满足，有效数据将在芯片使能访问的，后者（T
CEA ）
或输出
允许访问时间（t
OEA ）
。的数据输入/输出引脚（DQ）的状态由CE及OE控制。如果
输出吨前被激活
AA
中，数据线被驱动到一个中间状态，直到吨
AA
。如果该地址
输入被改变，而CE和OE仍然有效，输出数据有效期为输出数据保持
时间（t
OH
），但将会进入不确定的，直到下一个地址的访问。
将数据写入RAM或时钟
该DS1746是在写入模式下，每当我们和CE都在他们的活动状态。写的是开始
参考我们，或CE后者发生转变。该地址必须在整个持有有效
该循环。 CE或我们必须回归沉寂最小的t
WR
之前，另一次读的起始或
写周期。数据必须是有效的吨
DS
之前写的结尾，并保持有效吨
DS
之后。在一个
典型的应用程序，在OE信号将在写周期期间高。不过， OE可以活动
只要小心与数据总线，以避免总线冲突。如果OE是低电平之前
WE过渡低数据总线可以成为活性与由地址输入所定义的读数据。低
在WE过渡，然后将禁用输出T
WEZ
之后，我们去活跃。
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DS1746/DS1746P
引脚说明
A0–A16
CE
OE
WE
V
CC
GND
DQ0–DQ7
NC
RST
–
–
–
–
–
–
–
–
–
地址输入
芯片使能
OUTPUT ENABLE
写使能
电源输入
地
数据输入/输出
无连接
上电复位输出（电源 -
盖模块板专用）
- 水晶连接
- 电池连接
X1, X2
V
BAT
订购信息
DS1746P
(5V)
空白
P
(3.3V)
空白的32引脚DIP模块
P
34引脚PowerCap模块板*
* DS9034PCX （安装PowerCap ）要求：
（必须单独订购）
32引脚DIP模块
34引脚PowerCap模块板*
DS1746WP
描述
该DS1746是一个全功能的，符合2000年（ Y2KC ） ，实时时钟/日历（ RTC）和128K X
8非易失性静态RAM 。在DS1746中的用户访问所有的寄存器是通过一
如图1，实时时钟（ RTC ）的信息和控制位位于单字节宽接口
在最高的8个内存位置。 RTC寄存器包含世纪，年，月，日，星期，时，
在24小时BCD格式的分，秒的数据。更正为每个月份及闰年的日期
是自动进行的。 RTC时钟寄存器是双缓冲，以避免不正确的数据的访问
时可能出现的时钟的更新周期。双缓冲系统还可以防止浪费时间的
倒数计时无法减少了访问时间寄存器的数据。该DS1746还包含其
电源失效电路，取消选择设备时的V
CC
电源是一个彻头彻尾的宽容
条件。此功能可以防止不可预测的系统运行数据低V带来的损失
CC
为避免错误的访问和更新周期。
2 18
DS1746/DS1746P
DS1746框图
图1
套餐
该DS1746有两种封装（ 32引脚DIP和34引脚PowerCap模块）提供。 32引脚DIP
风格模块集成了晶体，锂能源和硅都在同一个包中。 34针
PowerCap模板设计了用于连接到一个单独的PowerCap触点（ DS9034PCX ）
包含晶体和电池。这种设计允许的PowerCap可以安装在顶部
在完成表面后DS1746P安装过程。表面后安装的PowerCap
安装过程中防止损坏晶体和电池由于所需焊料的高温
回流。在安装PowerCap被锁定式设计，防止反向插入。 PowerCap模块板和安装PowerCap
是单独订购和运输分开的容器。为的PowerCap的部件号为
DS9034PCX.
时钟操作 - 读取软时钟
尽管双缓冲寄存器结构减少了读取不正确的数据，内部更新的机会
到DS1746时钟寄存器应时钟数据之前被停止读出，以防止数据的读出中
过渡。然而，停止内部时钟的寄存器的更新过程中不影响时钟精度。
当1被写入到读取位的更新被中止，比特世纪寄存器6 ，见表2。
只要1保持在该位置时，更新被中止。发出停止后，寄存器反映
算，也就是一天，日期和时间，这是目前在发出halt命令的那一刻。不过，
在双缓冲系统的内部时钟寄存器继续更新，以使时钟精确度是
不受数据的访问。所有的DS1746寄存器后，同时更新
内部时钟寄存器更新过程已经重新启用。更新是在后读取位第二
被写入到零。读位必须是零最少500
s至确保外部寄存器
将被更新。
3 18
DS1746/DS1746P
DS1746真值表
表1
V
CC
V
CC
＆ GT ; V
PF
V
SO
＆ LT ; V
CC
＆ LT ; V
PF
V
CC
＆ LT ; V
SO
＆ LT ; V
PF
CE
V
IH
V
IL
V
IL
V
IL
X
X
OE
X
X
V
IL
V
IH
X
X
WE
X
V
IL
V
IH
V
IH
X
X
模式
DESELECT
写
读
读
DESELECT
DESELECT
DQ
高-Z
DATA IN
数据输出
高-Z
高-Z
高-Z
动力
待机
活跃
活跃
活跃
CMOS待机
数据保留
模式
设置时钟
如表2中所示，位世纪寄存器7是写位。设定的写入位为1，如
读位，停止更新的DS1746寄存器。然后，用户可以使用正确的星期，日期加载它们和
以24小时BCD格式的时间数据。复位写入位到零，则这些值传送到实际
时钟计数器，并允许恢复正常操作。
停止和启动时钟振荡器
时钟振荡器可以随时停止。以增加保质期，该振荡器可以被关闭
以最小化从电池的漏电流。对OSC位是MSB （第7位）的秒寄存器，见
表2.将其设置为一个振荡器停振。
频率测试位
如表2所示，第6位的天字节是频率的测试位。当频率测试位被设置为
逻辑“1”和振荡器运行，的LSB秒寄存器将切换为512赫兹。当
秒寄存器被读出时， DQ0线将在512赫兹的频率，只要切换为条件
访问仍然有效（即CE低， OE低， WE高和地址秒钟注册仍然有效，
稳定）。
该DS1746是保证计时精确度内
±
在每月25日1分钟
°
C.实时时钟是
在工厂校准由Dallas Semiconductor使用非易失性的调谐元件，并且不需要
额外的校准。出于这个原因，场时钟校准方法不可用并且不
有必要的。时钟精度也受电气环境和时应该小心，以
将RTC中的PCB布局的最低水平EMI部分。有关更多信息，请参阅
应用笔记58 。
时钟精度（ DIP MODULE ）
时钟精度（ POWERCAP MODULE ）
在DS1746和DS9034PCX各自独立为精度进行测试。一旦安装在一起时，
模块通常保持时间的精确度内
±
每月（为35ppm ） 1.53分钟在25℃ 。时钟
精度也受电气环境和时应该小心放置的RTC中
的PCB布局的最低水平EMI部分。有关更多信息，请参见应用笔记
58.
4 18
DS1746/DS1746P
DS1746寄存器映射
表2
地址
数据
B
7
B
6
X
X
FT
X
1FFFF
1FFFE
X
1FFFD
X
1FFFC
BF
1FFFB
X
1FFFA
X
1FFF9
OSC
1FFF8
W
OSC =停止位
W =写位
R
B
5
B
4
B
3
B
2
B
1
10年
YEAR
X
10莫
MONTH
10日
日期
X
X
X
天
10小时
小时
10分钟
分钟
10秒
秒
10世纪
世纪
R =读位
X =参见下面的注释
B
0
功能/量程
YEAR
00-99
MONTH
01-12
日期
01-31
天
01-07
小时
00-23
分钟
00-59
秒
00-59
世纪
00-39
FT =频率测试
BF =电池标志
注意：
所有显示的“X”位不专用于任何特定的功能，并且可以被用作普通RAM比特。
检索数据从RAM或时钟
的DS1746是在读出模式时的OE （输出使能）为低电平时， WE （写使能）为高电平时，和CE
（芯片使能）是低的。该装置结构允许的纹波通过访问任何的地址位置
在NV SRAM 。有效的数据将在T内的DQ引脚
AA
之后的最后一个地址输入是
稳定，提供了CE和OE访问时间和状态感到满意。如果CE或OE访问时间
和状态都得不到满足，有效数据将在芯片使能访问的，后者（T
CEA ）
或输出
允许访问时间（t
OEA ）
。的数据输入/输出引脚（DQ）的状态由CE及OE控制。如果
输出吨前被激活
AA
中，数据线被驱动到一个中间状态，直到吨
AA
。如果该地址
输入被改变，而CE和OE仍然有效，输出数据有效期为输出数据保持
时间（t
OH
），但将会进入不确定的，直到下一个地址的访问。
将数据写入RAM或时钟
该DS1746是在写入模式下，每当我们和CE都在他们的活动状态。写的是开始
参考我们，或CE后者发生转变。该地址必须在整个持有有效
该循环。 CE或我们必须回归沉寂最小的t
WR
之前，另一次读的起始或
写周期。数据必须是有效的吨
DS
之前写的结尾，并保持有效吨
DS
之后。在一个
典型的应用程序，在OE信号将在写周期期间高。不过， OE可以活动
只要小心与数据总线，以避免总线冲突。如果OE是低电平之前
WE过渡低数据总线可以成为活性与由地址输入所定义的读数据。低
在WE过渡，然后将禁用输出T
WEZ
之后，我们去活跃。
5 18
QQ：2881677436 复制
