CY7C1510V18 ， CY7C1525V18
CY7C1512V18 ， CY7C1514V18
72 - Mbit的QDR -II SRAM 2字
突发架构
特点
■
功能说明
该CY7C1510V18 ， CY7C1525V18 ， CY7C1512V18和
CY7C1514V18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个独立的端口：读端口和写端口
存取存储器阵列。读端口有专用的数据
输出来支持读操作，写端口有
专用的数据输入来支持写操作。 QDR -II架构设计师用手工
tecture具有单独的数据输入和数据输出，完全
不再需要“掉头”的存在与数据总线
常见的IO设备。访问每个端口是通过一个共同的
地址总线。用于读写地址地址是
锁存输入（K）时钟的备选上升沿。访问
到QDR-II读端口和写端口是完全独立的
的另一个。为了最大限度地提高数据吞吐量，同时读取和写入
端口都配备了DDR接口。每个地址位置
用两个8位字（ CY7C1510V18 ），9位字的相关
（ CY7C1525V18 ） ， 18位字（ CY7C1512V18 ） ，或36位的字
（ CY7C1514V18 ），其依次冲进或移出器件。
因为数据可以被转移进入和离开该装置的上
两个输入时钟的每个上升沿（ K和K和C及C）
同时简化了系统内存的带宽最大化
设计通过消除总线“关变通” 。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
分开独立的读取和写入数据端口
支持并发事务
250 MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和写入端口接口
（在500MHz的数据传送） ，在250兆赫
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
可在X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8V （ ± 0.1V ） ; IO V
DDQ
= 1.4V至V
DD
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
CON连接gurations
CY7C1510V18 - 8M ×8
CY7C1525V18 - 8M ×9
CY7C1512V18 - 4M ×18
CY7C1514V18 - 2M ×36
选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
250兆赫
250
850
850
900
1100
200兆赫
200
750
750
800
900
167兆赫
167
700
700
750
800
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 38-05489牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年8月6日
[+ ]反馈
CY7C1510V18 ， CY7C1525V18
CY7C1512V18 ， CY7C1514V18
逻辑框图（ CY7C1510V18 ）
D
[7:0]
8
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(21:0)
22
地址
注册
地址
注册
22
A
(21:0)
4M ×8阵列
4M ×8阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
16
V
REF
WPS
NWS
[1:0]
控制
逻辑
8
8
注册。
注册。
注册。 8
8
8
CQ
Q
[7:0]
逻辑框图（ CY7C1525V18 ）
D
[8:0]
9
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(21:0)
22
地址
注册
地址
注册
22
A
(21:0)
4M ×9阵列
4M ×9阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
18
V
REF
WPS
BWS
[0]
控制
逻辑
9
9
注册。
注册。
注册。 9
9
9
CQ
Q
[8:0]
文件编号： 38-05489牧师* F
第29页2
[+ ]反馈
CY7C1510V18 ， CY7C1525V18
CY7C1512V18 ， CY7C1514V18
逻辑框图（ CY7C1512V18 ）
D
[17:0]
18
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(20:0)
21
地址
注册
地址
注册
21
A
(20:0)
2M ×18阵列
2M ×18阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
36
V
REF
WPS
BWS
[1:0]
控制
逻辑
18
18
注册。
注册。
注册。 18
18
18
CQ
Q
[17:0]
逻辑框图（ CY7C1514V18 ）
D
[35:0]
36
写
REG
写
REG
阅读添加。解码
写添加。解码
A
(19:0)
20
地址
注册
地址
注册
20
A
(19:0)
1M ×36阵列
1M ×36阵列
K
K
CLK
将军
RPS
控制
逻辑
C
C
CQ
DOFF
读取数据寄存器。
72
V
REF
WPS
BWS
[3:0]
控制
逻辑
36
36
注册。
注册。
注册。 36
36
36
CQ
Q
[35:0]
文件编号： 38-05489牧师* F
第29页3
[+ ]反馈
CY7C1510V18 ， CY7C1525V18
CY7C1512V18 ， CY7C1514V18
引脚配置
对于CY7C1510V18的引脚配置， CY7C1525V18 ， CY7C1512V18和CY7C1514V18随之而来。
[1]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1510V18 （ 8M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1525V18 （ 8M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
记
1. V
SS
/ 144M和V
SS
/ 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 38-05489牧师* F
第29页4
[+ ]反馈
CY7C1510V18 ， CY7C1525V18
CY7C1512V18 ， CY7C1514V18
引脚配置
（续）
对于CY7C1510V18的引脚配置， CY7C1525V18 ， CY7C1512V18和CY7C1514V18随之而来。
[1]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1512V18 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/144M
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
CY7C1514V18 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
V
SS
/288M
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
V
SS
/144M
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
文件编号： 38-05489牧师* F
第29页5
[+ ]反馈
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
72 - Mbit的QDR -II SRAM 2字突发
架构
特点
单独的独立读写数据端口
- 支持并发事务
250 - MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据在500MHz转移） @ 250兆赫
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
用于输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化高速数据采集
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
=核心V
DD
= 1.8V （ ± 0.1V ） ; I / O V
DDQ
= 1.4V至V
DD
提供165球FBGA封装（ 15× 17 ×1.4 MM）
提供的无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1510V18 ， CY7C1525V18 ， CY7C1512V18和
CY7C1514V18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个单独的端口，以存取存储器阵列。
读端口有专用的数据输出来支持读
操作和写端口则有专用的数据输入到
支持写操作。 QDR -II架构具有独立的
数据输入和数据输出，完全省去了
到“掉头”共同需要的数据总线I / O
设备。访问每个端口通过完成
常见的地址总线。读出的地址被锁存的
K个时钟和写地址的上升沿被锁存
K个时钟的上升沿。访问的QDR -II阅读
和写端口是完全相互独立的。在
为了最大限度地提高数据吞吐量，同时读取和写入端口
配备了双数据速率（ DDR ）接口。每
地址位置与两个8位字相关联的
（ CY7C1510V18 ）或9位字（ CY7C1525V18 ）或18位
字（ CY7C1512V18 ）或36位字（ CY7C1514V18 ），该
相继爆出进入或离开设备。因为数据可以是
移入和移出器件上的每个上升沿
两个输入时钟（K和K和C和C ） ，内存带宽
同时简化系统设计，消除最大化
巴士“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1510V18 - 8M ×8
CY7C1525V18 - 8M ×9
CY7C1512V18 - 4M ×18
CY7C1514V18 - 2M ×36
选购指南
250兆赫
最大工作频率
最大工作电流
250
950
200兆赫
200
850
167兆赫
167
800
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 38-05489牧师* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年5月31日
[+ ]反馈
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
销刀豆网络gurations
[1]
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1510V18 （ 8M ×8 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1525V18 （ 8M ×9 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
注意：
1. V
SS
/ 144M和V
SS
/ 288M未连接到所述管芯，并且可以连接到任何电压电平。
文件编号： 38-05489牧师* D
第27 4
[+ ]反馈
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
销刀豆网络gurations
[1]
（续）
165球FBGA （ 15× 17 ×1.4 MM）引脚
CY7C1512V18 （ 4M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C1514V18 （ 2M ×36 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Vss/288M
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Vss/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
文件编号： 38-05489牧师* D
第27 5
[+ ]反馈
CY7C129*DV18/CY7C130*DV25
CY7C130*BV18/CY7C130*BV25/CY7C132*BV25
CY7C131 * BV18 / CY7C132 * BV18 / CY7C139 * BV18
CY7C191 * BV18 / CY7C141 * AV18 / CY7C142 * AV18 /
CY7C151 * V18 / CY7C152 * V18
勘误表修订： * C
2007年5月2日
RAM9 QDR -I / DDR -I / QDR - II / DDR- II勘误表
本文档介绍了DOFF问题QDRII / DDRII和输出缓冲器和JTAG的问题
QDRI / DDRI / QDRII / DDRII 。详细信息包括触发条件，可能的解决方法和硅修订的适用性。
本文件应该被用来比较各自的数据表中的设备完全描述的设备
功能。
请联系您当地的赛普拉斯销售代表的固定设备和其他问题的可用性。
受影响的设备
密度&修订
9MB - Ram9 （ 90纳米）
9MB - Ram9 （ 90纳米）
18MB - Ram9 （ 90纳米）
产品编号
CY7C130*DV25
CY7C129*DV18
CY7C130*BV18
CY7C130*BV25
CY7C132*BV25
CY7C131*BV18
CY7C132*BV18
CY7C139*BV18
CY7C191*BV18
CY7C141*AV18
CY7C142*AV18
CY7C151*V18
CY7C152*V18
架构
QDRI / DDRI
QDRII
QDRI / DDRI
18MB - Ram9 （ 90纳米）
QDRII / DDRII
36MB - Ram9 （ 90纳米）
72MB -Ram9 （ 90纳米）
表1中。
受影响的设备列表
QDRII / DDRII
QDRII / DDRII
产品状态
所有上述密度和修订都在样品以及批量生产。
QDR / DDR DOFF引脚，输出缓冲和JTAG问题勘误汇总
下表定义的问题，并针对这些影响了不同设备的修复状态。
项
问题
设备
修复状态
1.
DOFF引脚用于使能/禁止
abling内的DLL电路
SRAM 。要启用该DLL电路，
DOFF引脚必须由外部捆绑
HIGH 。在QDR - II / DDR- II器件
有内部下拉电阻
~5K
。外部上拉的值
电阻应为500
或更少
为了保证DLL被启用。
9MB - “D”版本 - Ram9
18MB - “B”版本 - Ram9
36MB - “A”版本 - Ram9
72MB - Ram9
QDR - II / DDR- II器件
此修复程序涉及拆除在 -
在ternal下拉电阻
DOFF引脚。此修复程序已im-
执行完成的全新改版
而现在可用。
赛普拉斯半导体公司
文件编号： 001-06217修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修改后： - 2007年5月2日
项
问题
设备
修复状态
2.
O / P缓冲区进入锁定unde-
罚款的状态后控制或时钟
悬空。不正确的读/写
访问可以在设备上进行
直到一个空读被执行。
在JTAG的EXTEST功能
当输入一个K时钟是浮动的测试失败
在JTAG模式。
9MB - “D”版本 - Ram9
18MB - “B”版本 - Ram9
36MB - “A”版本 - Ram9
72MB - Ram9
QDR -I / DDR -I /
QDR - II / DDR- II器件
9MB - “D”版本 - Ram9
18MB - “B”版本 - Ram9
36MB - “A”版本 - Ram9
72MB - Ram9
QDR -I / DDR -I /
QDR - II / DDR- II器件
此修复程序已实施的
新版本，现在可用
能。
3.
此修复程序涉及绕开ZQ
电路， JTAG模式。这是
通过覆盖ZQ circuit-完成
Ry的由JTAG信号。此修复程序有
在新的重新实施
愿景和现在可用。
表2.问题定义和修复状态不同的设备
1. DOFF引脚问题
问题定义
这个问题涉及的DLL不能接通正常，如果一个大电阻时（例如： -10K
）作为一个外部上拉
电阻器以启用该DLL。如果一个10K
或更高的上拉电阻在外部使用时，上DOFF的电压不
高到足以使DLL。
受影响的参数
该设备的功能将受到影响，因为DLL的是不是正确接通。当DLL
启用后，所有的AC和DC参数上的数据表得到满足。
触发条件（S ）
拥有一个10K
以上外接上拉电阻禁用DOFF引脚。
范围的影响
此问题会改变QDRII / DDRII设备的正常功能，当DLL被禁用。
发行说明的
图1
示出了DOFF引脚电路，其内部5K
内部电阻。计划中的解决办法是禁用
内部5K
泄密者。
图1. DOFF引脚与5K
内部电阻
替代方法
文件编号： 001-06217修订版* C
第2页8
解决方法是有外部上拉电阻的DOFF引脚低的值（推荐值是
<500
） 。当DOFF销从多个QDR装置通过相同的上拉电阻器上连接
电路板时，建议这DOFF引脚直接连接到Vdd由于较低的有效
由于"leakers"电阻是并联的。
图2
显示建议的解决方法和计划的修正。
图2.建议的解决方法与500
外部上拉
修复状态
费克斯涉及取消对DOFF引脚内部下拉电阻。此修复程序已在实施
现已全新改版和。新修订的现有版本的增量。以下
表中列出了受影响的设备，目前的修订和修复后的新版本。
当前版本
CY7C129*DV18
CY7C131*BV18
CY7C132*BV18
CY7C139*BV18
CY7C191*BV18
CY7C141*AV18
CY7C142*AV18
CY7C151*V18
CY7C152*V18
表3.受影响的设备列表和新的修改过程
修复后的新版本
CY7C129*EV18
CY7C131*CV18
CY7C132*CV18
CY7C139*CV18
CY7C191*CV18
CY7C141*BV18
CY7C142*BV18
CY7C151*AV18
CY7C152*AV18
2.输出缓冲期
赛普拉斯半导体公司，是2005年。本文所含信息如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任
比电路体现在赛普拉斯产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯产品不保证，也不打算成为
用于医疗，生命支持，救生，关键控制或安全应用程序，除非根据与赛普拉斯签订明确的书面协议。此外，赛普拉斯不授权将其
产品用作生命支持系统故障或故障可合理地预期会导致显著的伤害到用户的关键组成部分。赛普拉斯的
产品用于生命支持系统中，则表示制造商应承担因使用的所有风险，并赔偿赛普拉斯由此产生的一切费用。
问题定义
这个问题涉及进入了一个身份不明的状态下的输出缓冲器，当输入信号（仅控制信号
或时钟）复位后开机内存控制器或初始化期间是浮动的。
受影响的参数
没有定时参数都受影响。该装置可驱动该输出端，即使在读操作是不
启用。一个虚拟执行读操作时要消除这种情况。
触发条件（S ）
输入信号（即RPS ＃的QDR -I / QDRII ， WE＃和DDR -I / DDRII LD ＃ ）或时钟（K / K ＃和/或C / C ＃ ）
复位后开机内存控制器或初始化期间是浮动的。
范围的影响
这个问题将危及任何数量的写入或读取其采取的控制或时钟发生后留下
浮动。这可以在SRAM的访问发生在任何地方（从存储设备的功率达一路
跃迁发生用于读/写访问的存储装置） ，如果在上述的触发条件被满足。
发行说明的
科幻gure 3
显示输出寄存器复位电路的SR锁存器盘旋。此闩锁有两个输入端与一个
他们的一些逻辑受时钟和RPS ＃ （ QDR ）或WE＃和LD ＃ （ DDR ）。该问题未来
当时钟毛刺/与对照浮动切换发生。这将导致SR锁存器必须考虑到
一个身份不明的状态。 SR锁存器将需要由一个虚设的读操作被复位，如果发生这种情况。
SR锁存器
图3.输出寄存器复位电路
替代方法
这是可行的只有如果客户有复位存储器或初始化期间满足触发条件
上电后控制器。为了解决方法正确执行，赛普拉斯建议插入
最低16的“假”来写任何先前读操作到主板上的每个SRAM器件
有意义的数据到SRAM 。这一个“虚拟”读操作后，设备将正确执行。
“虚拟” READ被定义为一读操作到不意味着以检索所需的数据的设备。该
“虚拟” READ可以在SRAM中的任何地址的位置。请参阅
图4
对于虚拟读取implemen-
塔季翁。
文件编号： 001-06217修订版* C
第4页8
在多个静态存储器具有多个RPS ＃线被用于系统中，一个伪读操作将必须是
在董事会上的每SRAM进行。下面是活动的，可以进行，例如，序列
有效的访问之前，可以在SRAM中进行。
1 ）初始化内存控制器
2）断言的RPS ＃低对每个存储器装置的
注意：
用于与×9总线配置的所有设备，以下序列需要被执行的：
1 ）对于72M / 36M / 18M X9设备分别驱动地址引脚A2 / A10 / A3低，执行假
读取。
2 ）对于72M / 36M / 18M X9设备驱动地址引脚A2 / A10 / A3高分别进行假
读取。
如果客户在正常使用的内存满足触发条件，那么有没有解决方法
这一点。
K
/K
QDRII操作
/ RPS
地址
A
DATAOUT （ Q）
C
Q（ A）
E
Q(A+1)
Q（ C）
Q(C+1)
G
Q（ E）
Q(E+1)
WE＃
地址
DATAOUT （ Q）
假读
DDRII操作
A
C
DQ （ A）
E
DQ
(A+1)
DQ （ C）
DQ
(C+1)
G
DQ
DQ （ E）
(E+1)
图4.虚拟读取执行
修复状态
此修复程序已实施的新修订版，现在可。新改版的增量
现有的版本。请参照表4为受影响的设备的列表，当前版本和新
修复后的版本。
3. JTAG模式问题
问题定义
如果输入时钟（K时钟）悬空时，该设备是在JTAG模式，杂散的高频噪声
这个输入可以由设备为有效的时钟进行解释。这可能会导致阻抗匹配电路
（ ZQ ）的QDR / DDR设备的定期加载本身不正确的值。在这些不正确的值
ZQ寄存器可以强制输出为高阻状态。该ZQ电路至少需要1000有效
一个K时钟周期来驱动高阻抗输出到低阻抗水平。
受影响的参数
文件编号： 001-06217修订版* C
第5页8
初步
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
72 - Mbit的QDR -II SRAM 2字突发架构
特点
单独的独立读写数据端口
- 支持并发事务
200 - MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据为400 MHz的传输） @ 200 MHz的
两个输入时钟（ K和K ）用于精确DDR定时
- SRAM仅使用上升沿
功能说明
该CY7C1510V18 ， CY7C1525V18 ， CY7C1512V18和
CY7C1514V18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个单独的端口，以存取存储器阵列。
读端口有专用的数据输出来支持读
操作和写端口则有专用的数据输入到
支持写操作。 QDR -II架构具有独立的
数据输入和数据输出，完全省去了
到“掉头”共同需要的数据总线I / O
设备。访问每个端口通过完成
常见的地址总线。读出的地址被锁存的
K个时钟和写地址的上升沿被锁存
K个时钟的上升沿。访问的QDR -II阅读
和写端口是完全相互独立的。在
为了最大限度地提高数据吞吐量，同时读取和写入端口
配备了双数据速率（ DDR ）接口。每
地址位置与两个8位字相关联的
（ CY7C1510V18 ）或9位字（ CY7C1525V18 ）或18位
字（ CY7C1512V18 ）或36位字（ CY7C1514V18 ），该
相继爆出进入或离开设备。因为数据可以是
移入和移出器件上的每个上升沿
两个输入时钟（K和K和C和C ） ，内存带宽
同时简化系统设计，消除最大化
巴士“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化高速数据采集
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
=核心V
DD
= 1.8V （ ± 0.1V ） ; I / O V
DDQ
= 1.4V至V
DD
15 × 17 × 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11 × 15矩阵）
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
CON连接gurations
CY7C1510V18 - 8M ×8
CY7C1525V18 - 8M ×9
CY7C1512V18 - 4M ×18
CY7C1514V18 - 2M ×36
赛普拉斯半导体公司
文件编号： 38-05489修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年7月21日
初步
逻辑框图（ CY7C1512V18 ）
D
[17:0]
18
写
REG
2M ×18阵列
写添加。解码
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
21
阅读添加。解码
A
(20:0)
地址
注册
写
REG
2M ×18阵列
地址
注册
21
A
(20:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
36
控制
逻辑
18
18
注册。
注册。
18
注册。
CQ
CQ
V
REF
WPS
BWS
[1:0]
18
18
Q
[17:0]
逻辑框图（ CY7C1514V18 ）
D
[35:0]
36
写
REG
1M ×36阵列
写添加。解码
20
阅读添加。解码
A
(19:0)
地址
注册
写
REG
1M ×36阵列
地址
注册
20
A
(19:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
72
控制
逻辑
36
36
注册。
注册。
36
注册。
CQ
CQ
V
REF
WPS
BWS
[3:0]
36
36
Q
[35:0]
选购指南
250兆赫
最大工作频率
最大工作电流
250
待定
200兆赫
200
待定
167兆赫
167
待定
单位
兆赫
mA
阴影区域包含预览。
请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号： 38-05489修订版**
第24 3
初步
销刀豆网络gurations
CY7C1510V18 （ 8M × 8 ） - 15 × 17的FBGA
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D4
NC
NC
D5
V
REF
NC
NC
Q6
NC
D7
NC
TCK
3
A
NC
NC
NC
Q4
NC
Q5
V
DDQ
NC
NC
D6
NC
NC
Q7
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NWS
1
NC/288M
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
NWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D2
NC
NC
V
REF
Q1
NC
NC
NC
NC
NC
TMS
11
CQ
Q3
D3
NC
Q2
NC
NC
ZQ
D1
NC
Q0
D0
NC
NC
TDI
CY7C1525V18 （ 8M × 9 ） -11 × 15球（ 15 × 17 FBGA ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
A
NC
NC
D5
NC
NC
D6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
3
A
NC
NC
NC
Q5
NC
Q6
V
DDQ
NC
NC
D7
NC
NC
Q8
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
NC
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/144M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
NC
NC
D3
NC
NC
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
文件编号： 38-05489修订版**
第24 4
初步
销刀豆网络gurations
（续）
CY7C1512V18 （ 4M × 18 ） - 15 × 17的FBGA
CY7C1510V18
CY7C1525V18
CY7C1512V18
CY7C1514V18
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C1514V18 （ 2M × 36 ） - 15 × 17的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
Vss/288M
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
C
C
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Vss/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
文件编号： 38-05489修订版**
第24个5
QQ：2881677436 复制
