CY7C1370C
CY7C1372C
512K ×36 / 1M ×18的SRAM流水线
与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
- 可用的速度等级是250 ， 225 ， 200和
167兆赫
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
单3.3V电源
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.8纳秒（ 225 - MHz器件）
- 3.0纳秒（ 200 - MHz器件）
- 3.4纳秒（ 167 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
提供100 TQFP ， 119 BGA和165 FBGA
套餐
IEEE 1149.1 JTAG边界扫描
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1370C和CY7C1372C是3.3V ， 512K ×36和
1M ×18同步流水线突发SRAM的有没有公交车
潜伏期 （ NoBL ）逻辑上。它们被设计成
支持真正的无限回至后端的读/写操作
没有等待状态。该CY7C1370C和CY7C1372C是
配备有需要启用高级（ NOBL ）逻辑
数据传输是连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
的数据吞吐量的系统中需要频繁
读/写转换。该CY7C1370C和CY7C1372C是
引脚兼容和功能等效ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
（ BW
a
-BW
d
对于CY7C1370C和BW
a
-BW
b
对于CY7C1372C ）
和一个写使能（WE ）输入端。所有的写操作都与实施
片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1370C （ 512K ×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
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S
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B
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F
E
R
S
E
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DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05233牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月3日
CY7C1370C
CY7C1372C
逻辑框图， CY7C1372C （ 1M ×18 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
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U
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B
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F
E
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S
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DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
CY7C1370C -250 CY7C1370C -225 CY7C1370C -200 CY7C1370C -167
CY7C1372C -250 CY7C1372C -225 CY7C1372C -200 CY7C1372C -167
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
350
70
2.8
325
70
3.0
300
70
3.4
275
70
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号： 38-05233牧师* D
第27 2
CY7C1370C
CY7C1372C
销刀豆网络gurations
（续）
119球BGA引脚
CY7C1370C （ 512K × 36 ） - 14 × 22 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
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R
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V
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NC
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c
DQ
c
V
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V
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d
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V
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V
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2
A
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2
A
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c
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c
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c
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c
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A
E(72)
TMS
3
A
A
A
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V
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SS
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V
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V
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SS
模式
A
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4
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V
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1
OE
A
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V
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CLK
NC
CEN
A1
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5
A
A
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V
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V
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b
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3
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NC
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DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
CY7C1372C （ 1M ×18 ） -14 ×22 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
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R
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2
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2
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3
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V
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SS
模式
A
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4
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V
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CE
1
OE
A
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V
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NC
CEN
A1
A0
V
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E(36)
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5
A
A
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V
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V
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V
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V
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a
V
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V
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6
A
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3
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7
V
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V
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a
NC
V
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NC
DQ
a
NC
ZZ
V
DDQ
文件编号： 38-05233牧师* D
第27 4
CY7C1370C
CY7C1372C
销刀豆网络gurations
（续）
165球FBGA封装引脚
1
A
B
C
D
E
F
G
H
J
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L
M
N
P
R
E(288)
NC
DQP
c
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c
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c
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2
A
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c
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c
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DD
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d
DQ
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DQ
d
DQ
d
NC
E(72)
E(36)
CY7C1370C （ 512K × 36 ） - 13 × 15的FBGA
3
4
5
6
7
CE
1
CE2
V
DDQ
V
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V
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V
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V
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V
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V
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8
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9
A
10
A
A
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b
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b
NC
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A
11
NC
E(144)
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b
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b
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b
ZZ
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a
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A
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b
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a
V
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V
SS
V
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V
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V
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V
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V
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V
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V
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NC
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TMS
CE
3
CLK
CEN
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A
V
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V
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V
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V
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V
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A
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NC
A1
A0
V
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V
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V
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V
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V
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V
SS
A
A
A
CY7C1372C （ 1M × 18 ） - 13 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
E(288)
NC
NC
NC
NC
NC
NC
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b
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b
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b
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模式
2
A
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3
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1
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4
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b
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5
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V
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V
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V
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TDI
TMS
6
CE
3
CLK
7
CEN
WE
V
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8
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9
A
10
A
A
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V
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V
SS
A
A
A
文件编号： 38-05233牧师* D
第27 5
CY7C1370C
CY7C1372C
512K ×36 / 1M ×18的SRAM流水线
与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
- 可用的速度等级是250 ， 225 ， 200和
167兆赫
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
单3.3V电源
3.3V / 2.5V的I / O电源
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 2.8纳秒（ 225 - MHz器件）
- 3.0纳秒（ 200 - MHz器件）
- 3.4纳秒（ 167 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
提供100 TQFP ， 119 BGA和165 FBGA
套餐
IEEE 1149.1 JTAG边界扫描
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1370C和CY7C1372C是3.3V ， 512K ×36和
1M ×18同步流水线突发SRAM的有没有公交车
潜伏期 （ NoBL ）逻辑上。它们被设计成
支持真正的无限回至后端的读/写操作
没有等待状态。该CY7C1370C和CY7C1372C是
配备有需要启用高级（ NOBL ）逻辑
数据传输是连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
的数据吞吐量的系统中需要频繁
读/写转换。该CY7C1370C和CY7C1372C是
引脚兼容和功能等效ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
（ BW
a
-BW
d
对于CY7C1370C和BW
a
-BW
b
对于CY7C1372C ）
和一个写使能（WE ）输入端。所有的写操作都与实施
片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1370C （ 512K ×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
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d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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A
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P
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DQP
a
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b
DQP
c
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d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05233牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月3日
CY7C1370C
CY7C1372C
逻辑框图， CY7C1372C （ 1M ×18 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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T
B
U
F
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E
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S
的DQ
DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
CY7C1370C -250 CY7C1370C -225 CY7C1370C -200 CY7C1370C -167
CY7C1372C -250 CY7C1372C -225 CY7C1372C -200 CY7C1372C -167
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
350
70
2.8
325
70
3.0
300
70
3.4
275
70
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号： 38-05233牧师* D
第27 2
CY7C1370C
CY7C1372C
销刀豆网络gurations
（续）
119球BGA引脚
CY7C1370C （ 512K × 36 ） - 14 × 22 BGA
1
A
B
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E(72)
TMS
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模式
A
TDI
4
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ADV / LD
V
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NC
CE
1
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A
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V
DD
CLK
NC
CEN
A1
A0
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5
A
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b
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A
TDO
6
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CE
3
A
DQP
b
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E(36)
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7
V
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V
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CY7C1372C （ 1M ×18 ） -14 ×22 BGA
1
A
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M
N
P
R
T
U
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NC
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b
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b
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E(72)
V
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2
A
CE
2
A
NC
DQ
b
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DD
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DQP
b
A
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TMS
3
A
A
A
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SS
V
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BW
b
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模式
A
TDI
4
A
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V
DD
NC
CE
1
OE
A
WE
V
DD
CLK
NC
CEN
A1
A0
V
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E(36)
TCK
5
A
A
A
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SS
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SS
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BW
a
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SS
V
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A
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6
A
CE
3
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a
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DQ
a
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a
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A
A
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7
V
DDQ
NC
NC
NC
DQ
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V
DDQ
DQ
a
NC
V
DDQ
DQ
a
NC
V
DDQ
NC
DQ
a
NC
ZZ
V
DDQ
文件编号： 38-05233牧师* D
第27 4
CY7C1370C
CY7C1372C
销刀豆网络gurations
（续）
165球FBGA封装引脚
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
E(288)
NC
DQP
c
DQ
c
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c
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c
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c
NC
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d
DQ
d
DQ
d
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d
DQP
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NC
模式
2
A
A
NC
DQ
c
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c
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c
DQ
c
NC / V
DD
DQ
d
DQ
d
DQ
d
DQ
d
NC
E(72)
E(36)
CY7C1370C （ 512K × 36 ） - 13 × 15的FBGA
3
4
5
6
7
CE
1
CE2
V
DDQ
V
DDQ
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NC
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8
OE
9
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b
DQ
b
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b
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NC
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a
DQ
a
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a
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NC
A
A
11
NC
E(144)
DQP
b
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b
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ZZ
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a
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V
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V
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3
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A
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A
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CY7C1372C （ 1M × 18 ） - 13 × 15的FBGA
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A
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E(288)
NC
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2
A
A
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NC
NC
NC
NC
NC
E(72)
E(36)
3
CE
1
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V
DDQ
V
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A
4
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b
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V
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SS
A
5
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BW
a
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SS
V
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SS
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TDI
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6
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NC
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NC
NC
NC
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a
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E(144)
DQP
a
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文件编号： 38-05233牧师* D
第27 5
