353B
初步
CY7C1353B
256Kx18流通型SRAM与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
设备MCM63Z819和MT55L256L18F
支持117 - MHz的零等待状态的总线操作
- 数据传送在每个时钟
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
256K ×18个通用I / O架构
单3.3V电源
快速时钟到输出时间
—
7.5纳秒（为117- MHz器件）
- 8.5纳秒（ 100 - MHz器件）
- 11.0纳秒（ 66 - MHz器件）
- 12. 0纳秒（ 50 - MHz器件）
- 14.0纳秒（ 40 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
符合JEDEC标准的100 TQFP封装
连拍能力直线或交错突发订单
低待机功耗
功能说明
该CY7C1353B是3.3V ， 256K 18同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1353B配备的
先进的无总线延迟 （ NOBL ），恩所需的逻辑
数据传输是可以连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
数据吞吐量通过SRAM中，特别是在系
需要频繁写入，读取转换TEMS 。该
CY7C1353B引脚/功能兼容ZBT SRAM的
MCM63Z819和MT55L256L18F 。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其拉高可持
不会挂起操作和扩展了先前的时钟周期。马克西 -
从时钟的上升妈妈接入时延是7.5纳秒（ 117 - MHz的DE-
副） 。
写操作是由四个字节写选择控制
（ BWS
[1:0]
）和写使能（ WE）输入。所有的写操作CON-
管道具有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
CLK
D
数据在REG 。
CE Q
18
18
控制
和WRITE
逻辑
256KX18
内存
ARRAY
18
DQ
[15:0]
DP
[1:0]
18
ADV / LD
A
[17:0]
CEN
CE1
CE 2
CE 3
WE
D [17 ：0]的
模式
18
OE
选购指南
7C1353B-117
最大访问时间（纳秒）
最大工作电流（mA ）商业
最大的CMOS待机
电流（mA ）
广告
7.5
375
5
7C1353B-100
8.5
350
5
7C1353B -66 7C1353B - 50 7C1353B -40
11.0
250
5
12.0
200
5
14.0
175
5
NOBL和无总线延迟是赛普拉斯半导体公司的商标。
ZBT是集成设备技术的一个注册商标。
赛普拉斯半导体公司
文件编号： 38-05266牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年3月13日
初步
销刀豆网络gurations
（续）
119球BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
2
A
CE
2
A
DQP
c
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
DQ
d
DQ
d
DQ
d
DQP
d
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BW
c
V
SS
NC
V
SS
BW
d
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BW
b
V
SS
NC
V
SS
BW
a
V
SS
V
SS
V
SS
V
DD
A
TDO
6
A
CE
3
A
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
DQP
a
A
NC
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
CY7C1353B
ó
介绍
引脚德网络nitions
引脚数
80, 5044,
8182, 99–
100, 3237
94, 93
名字
A
[17:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的262,144地址位置中的一个地址输入。采样
在CLK的上升沿。
字节写选择输入，低电平有效。合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWS
0
控制DQ
[7:0]
和DP
0
， BWS
1
控制DQ
[15:8]
和DP
1
。见写周期说明表的详细信息。
写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是活性
低。此信号必须置为低电平启动写序列。
前进/负载输入用于推进芯片地址计数器或装入新
地址。当高（和CEN为低电平）内部突发计数器
先进的。时为低，一个新的地址可以被装载到该装置用于接入。
被取消后， ADV / LD应以加载新的驱动为低电平
地址。
时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的
与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
CE和CE相结合
2
选择/取消选择该设备。
BWS
[1:0]
88
85
WE
ADV / LD
89
98
97
92
CLK
CE
1
CE
2
CE
3
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
文件编号： 38-05266牧师**
第15 3
初步
引脚德网络nitions
（续）
引脚数
86
名字
OE
I / O
输入 -
异步
CY7C1353B
87
CEN
输入 -
同步
2322,
DQ
[15:0]
1918,
1312, 98,
7372,
6968,
6362, 5958
I / O-
同步
24, 74
DP
[1:0]
I / O-
同步
输入
表带针
31
模式
15, 16, 41, 65,
91
4, 11, 20, 27,
54, 61, 70, 77
5, 10, 14, 17,
21, 26, 40, 55,
60, 64,
6667, 71,
76, 90
13, 67, 25,
2830,5153,
5657, 75,
7879, 9596
83, 84
V
DD
V
DDQ
V
SS
电源
I / O电源
供应
地
描述
输出使能，低电平有效。再加上内部的同步逻辑块
装置来控制的I / O引脚的方向。当低时，I / O引脚，允许
表现为输出。当拉高高， I / O引脚三态，并采取行动
作为输入数据引脚。写序列的数据部分期间OE被屏蔽，
在从取消选定状态时出现的第一时钟，当该设备有
被取消。
时钟使能输入，低电平有效。当置为低电平的时钟信号recog-
由SRAM认列。当无效高电平的时钟信号被屏蔽。自
取消断言岑不会取消选择该设备，岑可用于扩展
需要时前一个周期。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[17:0]
期间的前一个时钟的上升
读周期。销的方向由OE和内部控制的控制
逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
[15:0]
被放置在一个三态条件。输出是自动
写序列的数据部分中的三表示，在第一个时钟时，
刚刚脱离取消选中状态，当设备被取消，不管
对OE的状态。
双向数据奇偶校验I / O线。在功能上，这些信号是相同的
DQ
[15:0]
。在写序列， DP
0
由BWS控制
0
和DP
1
被控制
通过BWS
1
.
模式输入。选择设备的脉冲串顺序。接高电平选择交错
爆秩序。拉至低电平选择线性突发顺序。模式应该不会改变
操作过程中的状态。当悬空模式将默认为高电平，以一个跨
阔叶爆秩序。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
电源为I / O电路。应连接到3.3V电源。
地面的装置。应连接到该系统的地面。
NC
-
没有连接。这些引脚不连接到内部设备。
NC
-
-
38 ， 39 ， 42 ， 43 DNU
功能概述
没有连接。保留的地址输入的深度扩展。销83将被用于
为512K深度和销84将用于1 - Mb的深度。
不使用的引脚。这些引脚应悬空或连接到V
SS
.
写的土族使能（ WE） 。 BWS
[1:0]
可用于进行
字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已经DE-
为了装载新的地址为下一个操作所选择。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
第15 4
该CY7C1353B是一个同步流过一阵SRAM
专门设计的过程中，消除等待状态
写 - 读过渡。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。来自时钟最大接入延迟
上升（T
CDV
）为7.5纳秒（ 117 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效， ADV / LD为低电平时，
提供给该装置的地址将被锁存。访问
可以是一个读或写操作时，根据不同的台站
文件编号： 38-05266牧师**
初步
和CE
3
所有的断言活跃， （ 3 ）写使能输入
信号WE为无效高电平，并且4） ADV / LD被断言
低。出现在地址输入地址（A
[17:0]
）是
锁存到地址寄存器，并提交给MEM-
储器核心和控制逻辑。所述控制逻辑确定一
读访问过程中，允许所请求的数据，以
传播到输出缓冲器。的数据是内7.5可用
NS （ 117 - MHz器件）提供OE是低电平有效。后的第一次
时钟的读访问的输出缓冲器由控制
OE和内部控制逻辑。 OE必须驱动为低电平的
订购的设备驱动所请求的数据。对
随后的时钟，另一个操作（读/写/取消）
可以启动。当SRAM被取消，在时钟上升沿
通过芯片中的一个使能信号，其输出将是三态
马上。
突发读访问
该CY7C1353B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
充分递增，当环绕。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态下使能输入和WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
写访问时，以下条件为发起
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址
[17:0]
加载
到地址寄存器。写信号被锁存到
控制逻辑块。数据线是自动
CY7C1353B
三态不管OE输入信号的状态。这
允许外部逻辑呈现DQ上的数据
[15:0]
和
DP
[1:0]
.
在下一个时钟上升呈现给DQ的数据
[15:0]
和
DP
[1:0]
（或字节写操作的一个子集，看到写周期
有关详细信息）输入描述表被锁装置
和写操作完成。额外的访问
（读/写/取消选择）可以在这个循环被启动。
在写操作期间写入的数据由控制
BWS
[1:0]
信号。该CY7C1353B提供字节写capa-
这是在写周期说明表中描述相容性。
断言写使能输入（ WE）与选定的字节
写选择（ BWS
[1:0]
）输入将有选择地写只
所需的字节数。字节写操作字节期间未选择
将保持不变。一个同步自定时写机器人 -
NISM已经提供简化的写操作。字节
写能力已被列入以大大简化
读/修改/写序列，其可以减少到SIM-
PLE字节写操作。
由于CY7C1353B是一种常见的I / O设备，数据应
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）前present-可以拉高高
荷兰国际集团数据到DQ
[15:0]
和DP
[1:0]
输入。这样做会
三态输出驱动器。为安全起见， DQ
[15:0]
和DP
[1:0]
数据por-期间.are自动三态
化的写周期，无论OE的状态。
突发写入访问
该CY7C1353B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始AD-
打扮，如上面的单次写入访问部分描述。
当ADV / LD驱动为高电平在随后的时钟的上升，
该芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BWS
[1:0]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
文件编号： 38-05266牧师**
第15个5
QQ：2880707522 复制
