CY29772
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
特点
输出频率范围： 8.33 MHz到200 MHz的
输入频率范围： 6.25 MHz到125 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
± 2 ％最大输出占空比变化
12时钟输出：驱动多达24时钟线
一个反馈输出
三个参考时钟输入：晶振或LVCMOS
300PS的最大输出，输出偏斜
锁相环（PLL）的旁路模式
流传意识到
输出使能/禁用
与MPC9772和MPC972引脚兼容
工业温度范围： -40 ° C至+ 85°C
52引脚1.0毫米TQFP封装
描述
该CY29772是一款低电压高性能的200 MHz的
基于PLL的设计用于高速零延迟缓冲器
时钟分配的应用程序。
该CY29772配有一张片上晶体振荡器和两个
LVCMOS的参考时钟输入，并提供12个输出分区
tioned在每四个输出三家银行。每家银行的分歧
按SEL VCO输出（A ：C ）的设置，请参见
功能表。
这些分频器允许输出到8个输入比率：1， 6： 1,5 ：1,4 ：1，
3： 1,8 ：3,5 ： 2,2 ： 1,5 ： 3,3 ：2,4 ：3,5 ： 4,1： 1和5 ： 6 。每
LVCMOS兼容输出可驱动50Ω串联或
并行端接的传输线。对于串联端接
输电线路，每路输出可驱动一个或两个的痕迹，
给装置1:24的有效扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围
从8兆赫至200兆赫的输出频率。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
所述反馈输出， Fb_out分别。内部VCO的运行速度
由反馈设置的输入参考时钟的整数倍
分频器，看
频率表。
当PLL_EN为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。
框图
XIN
XOUT
VCO_SEL
PLL_EN
REF_SEL
Q
TCLK0
TCLK1
TCLK_SEL
FB_IN
Q
SYNC
FRZ
0
1
相
探测器
LPF
VCO
0
1
SYNC
FRZ
QA0
QA1
QA2
QA3
QB0
QB1
FB_SEL2
QB2
QB3
引脚配置
VCO_SEL
VDDQA
VDDQA
SELA0
SELA1
SELB0
SELB1
52 51 50 49 48 47 46 45 44 43 42 41 40
A V SS
MR＃ / OE
SCLK
SDA TA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
XIN
XOUT
A V DD
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
V SS
QB0
V DDQB
QB1
V SS
QB2
V DDQB
QB3
FB_IN
V SS
Fb_out分别
V DD
FB_SEL0
VSS
QA0
Y29772
QA1
VSS
QA2
QA3
MR＃ / OE
POWER- ON
RESET
SELA(0,1)
SELB(0,1)
SELC(0,1)
FB_SEL(0,1)
SCLK
SDATA
INV_CLK
输出禁用
电路
12
2
2
2
2
/4, /6, /8, /10
同步脉冲
数据发生器
Q
/2
0
1
Q
Q
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
Q
SYNC
FRZ
QC0
QC1
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QC2
QC3
Fb_out分别
14 15 16 17 18 19 20 21 22 23 24 25 26
INV_CLK
VSS
QC3
VDDQC
QC2
SELC1
SELC0
QC1
VDDQC
QC0
VSS
SYNC
FB_SEL1
SYNC
赛普拉斯半导体公司
文件编号： 38-07572牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年8月27日
CY29772
引脚说明
[1]
针
11
12
9
10
XIN
XOUT
TCLK0
TCLK1
名字
I / O
I
O
我， PU
我， PU
O
O
O
O
我， PU
TYPE
类似物
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
晶体振荡器的输入。
晶体振荡器的输出。
LVCMOS / LVTTL参考时钟输入。
LVCMOS / LVTTL参考时钟输入。
时钟输出组A.
时钟输出的银行B.
时钟输出的银行C.
反馈时钟输出。
连接到FB_IN正常运行。
反馈时钟输入。
连接到Fb_out分别为正常运行。
该输入应该在相同的电压轨作为输入参考时钟。
SEE
表1中。
同步脉冲输出。
此输出用于系统同步的
nization 。
PLL使能/旁路输入。
低时， PLL将被禁用/旁路。
与输入时钟连接到输出分频器。
主复位和输出使能/禁止输入。
SEE
表2
LVCMOS时钟参考选择输入。
SEE
表2中。
LVCMOS / LVPECL参考选择输入。看
表2中。
VCO工作频率选择输入。
SEE
表2中。
QC （ 2,3 ）相选择输入。
SEE
表2中。
反馈分压器选择输入。
SEE
表6 。
频率选择输入，银行A.
SEE
表3中。
频率选择输入，银行B.
SEE
表4 。
频率选择输入，银行C.
SEE
表5 。
串行时钟输入。
串行数据输入。
2.5V或3.3V电源对银行A输出时钟。
[2,3]
2.5V或3.3V电源对银行B输出时钟。
[2,3]
2.5V或3.3V电源对银行C的输出时钟。
[2,3]
2.5V或3.3V PLL电源。
[2,3]
2.5V或3.3V电源的核心和投入。
[2,3]
模拟地。
共同点。
描述
44 ，46， 48 ， 50的QA （3 ：0）
32 ， 34 ， 36 ， 38 QB （ 3 ： 0 ）
16 ， 18 ， 21 ， 23 QC （ 3 ： 0 ）
29
31
Fb_out分别
FB_IN
25
6
2
8
7
52
14
5, 26, 27
42, 43
40, 41
19, 20
3
4
45, 49
33, 37
22, 17
13
28
1
SYNC
PLL_EN
MR＃ / OE
TCLK_SEL
REF_SEL
VCO_SEL
INV_CLK
FB_SEL （2 ：0）
SELA(1,0)
SELB(1,0)
SELC(1,0)
SCLK
SDATA
VDDQA
VDDQB
VDDQC
AVDD
VDD
AVSS
O
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
我， PU
供应
供应
供应
供应
供应
供应
供应
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
VDD
VDD
地
地
15 ， 24 ， 30 ， 35 ， VSS
39, 47, 51
注意事项：
1. PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQA ， VDDQB的更高， VDDQC电源引脚。
文件编号： 38-07572牧师**
第12页2
CY29772
表1.频率表
反馈输出
分频器
÷4
÷6
÷8
÷10
÷12
÷16
÷20
÷24
÷32
÷40
VCO
输入时钟* 4
输入时钟* 6
输入时钟* 8
输入时钟* 10
输入时钟* 12
输入时钟* 16
输入时钟* 20
输入时钟* 24
输入时钟* 32
输入时钟* 40
输入频率范围
（ AVDD = 3.3V ）
50兆赫至125兆赫
33.3 MHz至83.3 MHz的
25 MHz至62.5 MHz的
20 MHz至50 MHz的
16.6 MHz至41.6 MHz的
12.5 MHz至31.25 MHz的
10兆赫至25兆赫
8.3 MHz到20.8 MHz的
6.25 MHz到15.625 MHz的
5 MHz至12.5 MHz的
输入频率范围
（ AVDD = 2.5V ）
50兆赫至95兆赫
33.3 MHz至63.3 MHz的
25 MHz至47.5 MHz的
20 MHz至38 MHz的
16.6 MHz至31.6 MHz的
12.5 MHz至23.75 MHz的
10 MHz至19 MHz的
8.3 MHz到15.8 MHz的
6.25 MHz到11.8 MHz的
5 MHz到具有9.5MHz
表2.函数表（配置控制）
控制
REF_SEL
TCLK_SEL
VCO_SEL
PLL_EN
INV_CLK
默认
1
1
1
1
1
TCLK0 ， TCLK1
TCLK0
压控振荡器÷2 （低输入频率范围）
0
晶体振荡器
TCLK1
VCO ÷ 1 （高输入频率范围）
1
旁路模式下， PLL禁用。输入时钟连接到启用PLL 。 VCO的输出
输出分频器
连接到输出分频器
QC2和QC3是同相的QC0和QC1
QC2和QC3被反转（180°
相移）相对于QC0和
QC1
MR＃ / OE
1
输出禁用（三态）并且该设备的复位。输出启用
在上电复位/输出禁止PLL反馈回路
开放，并在其最低频率运行的VCO 。该
装置由内部上电复位复位（ POR）时
中电电路。
表5.功能表（ C银行）
QA（ 0 ：3）
÷8
÷12
÷16
÷24
÷4
÷6
÷8
÷12
VCO_SEL
0
0
0
0
1
1
1
1
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
qc的（0： 3）
÷4
÷8
÷12
16
÷2
÷4
÷6
÷8
表3.函数表（ A银行）
VCO_SEL
0
0
0
0
1
1
1
1
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
表4.函数表（ B组）
VCO_SEL
0
0
0
0
1
1
1
1
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
QB （0 ：3）的
÷8
÷12
÷16
÷20
÷4
÷6
÷8
÷10
表6.函数表（ Fb_out分别）
VCO_SEL FB_SEL2
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
FB_SEL1
0
0
1
1
0
0
1
1
FB_SEL0
0
1
0
1
0
1
0
1
Fb_out分别
÷8
÷12
÷16
÷20
÷16
÷24
÷32
÷40
文件编号： 38-07572牧师**
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CY29772
绝对最大条件
参数
V
DD
V
DD
V
IN
V
OUT
V
TT
LU
R
PS
T
S
T
A
T
J
JC
JA
ESD
H
FIT
描述
直流电源电压
直流工作电压
直流输入电压
直流输出电压
输出端接电压
闭锁抗扰度
电源的纹波
温度，贮藏
温度，工作环境
温度，结
耗散，结到外壳
耗散，结到环境
ESD保护（人体模型）
故障时间
生产测试
实用
纹波频率< 100千赫
非官能
实用
实用
实用
实用
实用
相对于V
SS
相对于V
SS
条件
分钟。
–0.3
2.375
–0.3
–0.3
–
200
–
–65
–40
–
–
–
2000
10
马克斯。
5.5
3.465
V
DD
+ 0.3
V
DD
+ 0.3
V
DD
÷
2
–
150
+150
+85
+150
23
55
–
单位
V
V
V
V
V
mA
MVP -P
°C
°C
°C
° C / W
° C / W
V
PPM
DC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
参数
V
IL
V
IH
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
参数
V
IL
V
IH
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
描述
输入电压，低
输入电压，高
输出电压，
输入电流，
低
[4]
[4]
条件
LVCMOS
LVCMOS
I
OL
= 15毫安
I
OH
= -15mA
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有VDD引脚除外AVDD
输出装@ 100 MHz的
分钟。
–
1.7
–
1.8
–
–
–
–
–
–
14
典型值。
–
–
–
–
–
–
5
–
135
4
18
马克斯。
0.7
V
DD
+0.3
0.6
–
–100
100
10
8
–
–
22
单位
V
V
V
V
A
A
mA
mA
mA
pF
输出电压，高
低
[5]
输入电流，高
[5]
PLL电源电流
静态电源电流
动态电源电流
输入引脚电容
输出阻抗
DC电气规格
(V
DD
= 3.3V ±5％ ，T
A
= -40 ° C至+ 85°C ）
描述
输入电压，低
输入电压，高
输出电压，低
[4]
输出电压，高
[4]
输入电流，低
[5]
输入电流，高
[5]
PLL电源电流
静态电源电流
动态电源电流
输入引脚电容
输出阻抗
LVCMOS
LVCMOS
I
OL
= 24毫安
I
OL
= 12毫安
I
OH
= -24毫安
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有VDD引脚除外AVDD
输出装@ 100 MHz的
条件
分钟。
–
2.0
–
–
2.4
–
–
–
–
–
–
12
典型值。
–
–
–
–
–
–
–
5
–
225
4
15
马克斯。
0.8
V
DD
+ 0.3
0.55
0.30
–
–100
100
10
8
–
–
18
V
A
A
mA
mA
mA
pF
单位
V
V
V
注意事项：
4.驾驶1 50Ω并联端接的传输线，以V的终止电压
TT
。另外，每个输出可驱动多达两个50
串联端接
传输线。
5.输入有上拉或下拉影响输入电流的电阻。
文件编号： 38-07572牧师**
第12页5
QQ：2881677436 复制
