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CY24142
MediaClock
多媒体时钟发生器
特点
集成的锁相环( PLL )
低抖动,高精度输出
3.3V工作电压
好处
集成高性能的PLL省去了
- 外部环路滤波器元件
符合复杂系统的关键时序要求
设计
使应用程序兼容性
逻辑框图
XIN
XOUT
P
OSC 。
Q
Φ
VCO
产量
多路复用器
分频器
CLK1 13.5兆赫
CLK2 54兆赫
CLK3 18.432兆赫
CLK4 18.432兆赫
PLL
OE1
OE2
VDDL
VDD
AVDD
AVSS
VSS
VSSL
引脚配置
CY24142
16引脚TSSOP
XIN
VDD
AVDD
OE1
AVSS
VSSL
NC
CLK1
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
XOUT
CLK4
CLK3
VSS
NC
VDDL
OE2
CLK2
频率表
产品型号
CY24142-01
输出
4
输入频率
18.432
输出频率范围
13.5兆赫, 54兆赫, 2
x
18.432兆赫
输出使能选项
[1]
OE2
0
0
1
1
OE1
0
1
0
1
CLK1
13.5
13.5
13.5
13.5
CLK2
关闭
54
关闭
54
CLK3
关闭
18.432
关闭
18.432
CLK4
关闭
关闭
18.432
18.432
单位
兆赫
兆赫
兆赫
兆赫
注意:
1.输出驱动为低电平时, “OFF”。
赛普拉斯半导体公司
文件编号: 38-07532牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年1月19日
CY24142
引脚说明
引脚名称
XIN
V
DD
AV
DD
OE1
AV
SS
V
SSL
NC
CLK1
CLK2
OE2
V
DDL
NC
V
SS
CLK3
CLK4
XOUT
引脚数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
晶振输入。
电源电压。
模拟电源电压。
输出使能1,0 = 2 CLK和CLK3关, 1 = 2 CLK和CLK3上;
内部弱
下拉。
模拟地。
V
DDL
地面上。
无连接;
离开浮动。
13.5 MHz的时钟输出。
54 MHz的时钟输出;
通过OE1控制。
输出使能2,0 = CLK4关, 1 = CLK4上;
内部弱上拉了下来。
电源电压。
无连接;
离开浮动。
地面上。
18.432 MHz的缓冲基准输出,
通过OE1控制。
18.432 MHz的缓冲基准输出,
通过OE2控制。
晶振输出。
引脚说明
布局建议
在X
IN
和X
OUT
迹线和焊盘以及晶体
应放在远离任何时钟走线或噪声源。
噪声耦合到X
IN
和X
OUT
痕迹可能会导致
启动问题。焊盘的接地电阻应敷设
出的X
OUT
痕量在必要时可以塞,以防
启动问题发生。
文件编号: 38-07532牧师* B
第2 7
CY24142
绝对最大条件
(以上其中有用寿命可能受到损害。对于用户指南 -
线,没有测试。
电源电压(V
DD
, AV
DD
, V
DDL
) ...................- 0.5 + 7.0V
直流输入电压...................................... -0.5V至V
DD
+ 0.5
储存温度(无冷凝) .... -55 ° C至+ 125°C
结温................................ -40 ° C至+ 125°C
数据保留@ TJ = 125°C .................................. > 10年
封装功耗...................................... 350毫瓦
ESD(人体模型) MIL - STD- 883 .................... 2000V
推荐水晶规格
参数
F
C
LNOM
R
1
R
3
/R
1
DL
描述
标称晶振频率
额定负载电容
等效串联电阻
( ESR)的
基本模式
3
0.5
2
mW
评论
并联谐振的基础模式, AT切割
分钟。
典型值。
18.432
14
25
马克斯。
单位
兆赫
pF
由于采用典型的R第三泛音模式的ESR比RATIO
1
值是多少
以基本模式ESR
小于最大规格
晶振驱动电平
任何外部串联电阻假设
推荐工作条件
参数
V
DD,
AV
DD
, V
DDL
T
A
C
负载
T
PU
电源电压
环境温度
马克斯。负载电容
上电时间为所有V
DD
s至达到规定的最低电压(电源
坡道必须是单调)
0.05
描述
分钟。
3.15
0
典型值。
3.45
马克斯。
3.6
85
15
500
单位
V
°C
pF
ms
DC电气规格
参数
I
OH[2]
I
OL[2]
I
IH
I
IL
V
IH
V
IL
I
VDD
I
VDDL
R
C
XTAL[2]
描述
输出高电流
输出低电流
输入高电流
输入低电平电流
输入高电压
输入低电压
电源电流
电源电流
下拉电阻的输入
晶体负载电容
条件
V
OH
= V
DD
– 0.5, V
DD
/V
DDL
= 3.45V
V
OL
= 0.5, V
DD
/V
DDL
= 3.45V
V
IH
= V
DD
V
IL
= 0V
CMOS电平,V 70%
DD
CMOS电平,V 30%
DD
AV
DD
/V
DD
当前
V
DDL
当前
V
DD
= 3.15 3.6V ,测得V
IN
= 3.45V
内部负荷上限的总有效载荷
100
12.9
0.7
0.3
25
20
150
5
分钟。
12
12
典型值。
24
24
50
10
马克斯。
单位
mA
mA
A
A
V
DD
V
DD
mA
mA
k
pF
周期间抖动规格
( VDD = 3.15V - 3.6V )
参数
t
9
t
9
t
9
描述
时钟抖动峰 - 峰值
时钟抖动峰 - 峰值
时钟抖动峰 - 峰值
条件
周期间抖动, 18.432兆赫
周期间抖动, 54 MHz的
周期间抖动, 13.5兆赫
20
40
20
典型值。
120
150
120
马克斯。
200
250
200
单位
ps
ps
ps
注意:
2.通过特性保证,未经100%测试。
文件编号: 38-07532牧师* B
第3页7
CY24142
测试和测量设置
V
DDS
0.1
F
DUT
输出
C
负载
GND
电压和时序定义
t
1
t
2
V
DD
Ⅴ的50%的
DD
时钟
产量
0V
图1.占空比的定义
t
3
t
4
V
DD
80 %的V
DD
时钟
产量
Ⅴ的20%的
DD
0V
图2. ER = ( 0.6× V
DD
) / T3 , EF = ( 0.6× V
DD
) /t4
V
DD
/V
DDL
/ AV
DD
3.15V
t
5
图3. PLL锁定时间
在PPM规格输出稳定。
文件编号: 38-07532牧师* B
第4 7
CY24142
t
周期,我
t
cycle,i+1
t
6
= t
周期,我
- t
cycle,i+1
图4. 54MOUT , LCLK周期到周期抖动
1000次
1000次
...
t
1000cycle,i
...
t
1000cycle,i+1
t
7
= t
1000cycle,i
- t
1000cycle,i+1
图5. 54MOUT , 1000 LCLK周期抖动
订购信息
订购代码
标准
CY24142ZC-01
CY24142ZC-01T
LEAD -FREE
CY24142ZXC-01
CY24142ZXC-01T
16引脚TSSOP
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3.45V
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套餐类型
工作范围
工作电压
文件编号: 38-07532牧师* B
第5页第7
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    联系人:杨小姐
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联系人:王云
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联系人:Sante Zhang/Mollie
地址:總部地址:UNIT D18 3/FWONG KING INDUSTRIAL BUILDINGNO.2-4 TAI YAU STREETKL
深圳地址:深圳市龍崗區坂田街道永香路創匯
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联系人:朱先生
地址:广东省深圳市福田区上步工业区201栋5楼B01室。 香港特別行政區中环皇后大道中5號衡怡大厦2432室
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联系人:马小姐
地址:福田区振华路深纺大厦A座1708室
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联系人:林小姐 胡先生 张先生
地址:深圳市华强北赛格科技园3栋东座10楼A2
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联系人:朱
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