82C84A
引脚说明
符号
AEN1,
AEN2
数
3, 7
TYPE
I
描述
地址使能： AEN为低电平信号。 AEN用来限定其各自的总线就绪
信号（ RDY1和RDY2 ） 。 AEN1验证RDY1而AEN2验证RDY2 。两个AEN信号输入是
有用的系统配置，其允许处理器访问两个多主机系统总线。
在非多主机配置， AEN信号输入与真（ LOW） 。
BUS READY （传输完成） 。 RDY为高电平有效信号，则表明从设备
位于该数据已经被接收，或者被提供RDY1由AEN1合格的系统数据总线上
而RDY2是AEN2合格。
READY同步选择：是异步输入定义的同步模式
READY（就绪）的逻辑。当ASYNC为低电平时，设置就绪同步的两个阶段。当
ASYNC是左开或HIGH ，设置就绪同步的单级。
准备：准备为高电平有效信号是同步的RDY信号输入。 READY是
清除已达到承诺保持时间到处理器后。
晶体中： X1和X2是向其中一个晶体所连接的引脚。晶振频率为3次
所需的处理器的时钟频率， （注1） 。
频率/ CRYSTAL选择： F / C是一个魁梧的选择。当绑低。 F / C允许
要由晶体生成处理器的时钟。当F / C绑高， CLK是用于生成
电喷输入， （注1） 。
外部频率IN：当F / C绑高， CLK由输入频率生成
出现在此引脚。输入信号是一个方波所需CLK的3倍的频率
输出。
处理器时钟： CLK为所使用的处理器的时钟输出，且所有设备直接哪
连接到处理器的局部总线。 CLK具有输出频率为晶体或EFI的三分之一
输入频率和一个1/3的占空比。
外设时钟： PCLK是外围时钟信号，其输出频率为1/2 CLK的
并具有50 ％的占空比。
振荡器输出：振荡器是内部振荡器电路的输出。其频率等于
该晶体的。
RESET IN ： RES是其用于产生复位的低电平有效信号。该82C84A提供
施密特触发器输入，使得一个RC连接可用于建立适当的电复位
持续时间。
RESET ：复位是用来重置80C86系列处理器的高电平信号。其时序
特性由RES确定。
时钟同步： CSYNC是一个高电平有效信号，它允许多个82C84As是
同步提供的时钟是同相的。当CSYNC是HIGH内部计数器复位。
当CSYNC变低的内部计数器被允许重新开始计数。 CSYNC需要
外部同步到EFI 。当使用内部振荡器CSYNC应以硬连线
地面上。
地
V
CC
：在+ 5V电源引脚。 V之间的0.1μF电容
CC
和GND推荐
脱钩。
RDY1,
RDY2
ASYNC
4, 6
I
15
I
准备
X1, X2
F / C
5
17, 16
13
O
IO
I
EFI
14
I
CLK
8
O
PCLK
OSC
水库
2
12
11
O
O
I
RESET
CSYNC
10
1
O
I
GND
V
CC
注意：
9
18
1.如果不使用晶振输入X1必须连接到V
CC
或GND和X2应由开放。
3
FN2974.3
2005年12月6日
