集成
电路
系统公司
AV9170
时钟同步器和乘法器
概述
该
AV9170
产生一个输出时钟，该时钟是同步的
与零延迟（ ± 1ns的5V时给定的连续输入时钟
V
DD
） 。使用ICS ??专有的锁相环（PLL）的模拟
登录CMOS技术，该
AV9170
是有用的再生
时钟在高速系统中歪斜是一个大问题。
通过使用的两个选择引脚，倍数或部门
输入时钟可以以零延迟产生（见表2和
3）。标准版本产生两个输出，其中CLK2
始终是一个除以2版CLK1的。
该
AV9170
也恢复不佳占空比时钟非常有用。
将50 MHz信号用20 /80％的占空比，例如，可以
被再生的52分之48 ％的典型的部分的。
该
AV9170
允许用户控制PLL的反馈，
使得有可能，与另外的74F240八缓冲器（或
即提供控制歪斜输出） ，对其他类似设备
相比同步多达8个输出时钟具有零延迟
的输入（参见图1）。应用笔记的
AV9170
是
可用。详情请咨询ICS 。
特点
片上锁相环的时钟同步
同步频率高达107 MHz的
（输出） @ 5.0V
± 1ns的歪斜（最大）输入&输出时钟@ 5.0V之间
可以恢复较差占空比时钟
CLK1 CLK2至歪斜不超过± 1纳秒@ 5.0V控制
3.0 - 5.5V电源电压范围
低功耗CMOS技术
小型8引脚DIP或SOIC封装
片上环路滤波器
AV9170-01 ， -04
输出时钟20-107兆赫@ 5.0V ，
20 - 66.7兆赫@ 3.3V
AV9170-02 ， -05
输出时钟5-26.75兆赫@ 5.0V ，
5 - 16.7兆赫@ 3.3V
框图
影音9170版本ê 99年9月24日
ICS保留随时修改本出版物中所确定的设备数据的权利
恕不另行通知。 ICS建议其客户获得所有的最新版本
设备数据来验证由客户所依赖的信息是最新的
和准确。
AV9170
使用AV9170
该
AV9170
有以下特点：
在IN和FBIN 1.瑞星边缘一字排开。落下
边缘不同步。
2.频率在FBIN和IN之间的关系
与CLK1反馈示于下表1中。
消除高速
时钟布线问题
该
AV9170
使得有可能路线低速时钟
在长距离上的印刷电路板，并放置一个
AV9170
旁边的设备需要较高的速度时钟。该
相乘的输出然后可以被用于产生锁定的相位，
更高的速度输出时钟。
功能性（表1 :)
FS1
0
0
1
1
FS0
0
1
0
1
f
FBIN
(-01, -02) f
FBIN
(-04, -05)
2 f
IN
3 f
IN
4 f
IN
5 f
IN
f
IN
6 f
IN
8 f
IN
10 f
IN
补偿传播延迟
包括
AV9170
在定时循环允许使用的好朋友，
门阵列等，用宽松的时序规范。该
AV9170
补偿通过在PAL的延迟和
同步输出到输入参考时钟。
工作频率范围
该
AV9170
提供的版本进行了优化操作
在两个频率范围。在-01和-04盖高
频率为20至100兆赫。 *在-02和-05从操作
5至25兆赫。 *的
AV9170
可以自定义提供
乘法因数和工作范围。请教ICS的
详细信息。
3. CLK2的频率为一半的CLK1的频率。
4. CLK1的频率范围是：
V
DD
= 5V
AV9170-01 ， -04
AV9170-02 ， -05
20 < F
CLK1
＆ LT ;
5 < F
CLK1
＆ LT ;
107兆赫*
26.75兆赫*
V
DD
= 3.3V
< 66.7
< 16.7
3.3V VDD工作电压
该
AV9170
并在两个5.0V和3.3V系统运行
条件。请注意，电气特性规格
系统蒸发散在3.3V包括有限的输出频率（ 66.6兆赫
最大值）， FBIN的较宽歪斜到CLK1 。为3.3V ± 5％的
（ 3.15V分钟） ，这个偏移是-5.0 0毫微秒。在3.3V ± 10 ％ （ 3.0V
分） ，歪斜被加宽至-8 ns至0纳秒和应
占系统设计。
*在3.3V ，最大CLK1频率为66.7兆赫为-01 ，
-04和16.7兆赫为-02 ， -05 。
该
AV9170
只有在这些正常运行
频率范围。
图1：
中的应用
AV9170的多路输出
3
AV9170
使用CLK2反馈
连接CLK2到FBIN如图2将导致所有
的上升沿对齐（图4） 。
使用CLK1反馈
与CLK1连接到FBIN ，如图3所示，输入
和CLK1输出的上升沿对齐，但CLK2
可以是上升或下降（图5） 。请教ICS如果
CLK1的频率希望是大于107兆赫以上。
图2：
图3：
对于CLK2频率10 - 53.5兆赫* （ -01 ）
对于CLK2频率2.5 - 13.37兆赫（ -02 ）
*最大33.3兆赫@ 3.3V （ -01 ） ， 8.33 MHz的@ 3.3V （ -02 ）
对于CLK1频率20 - 107兆赫 （ -01 ）
对于CLK1频率5 - 26.75兆赫（ -02 ）
??最大66.7兆赫@ 3.3V （ -01 ） ， 16.7兆赫@ 3.3V （ -02 ）
表2：
功能表AV9170-01 ， -02
与CLK2反馈
FS1
0
0
1
1
FS0
0
1
0
1
CLK1
INx4
INx8
INx2
INx16
CLK2
INx2
INx4
IN
INx8
表3：
功能表AV9170-01 ， -02
与CLK1反馈
FS1
0
0
1
1
FS0
0
1
0
1
CLK1
INx2
INx4
IN
INx8
CLK2
IN
INx2
IN÷2
INx4
图4：
输入和输出时钟波形
与CLK2连接到FBIN
图5：
输入和输出时钟波形
与CLK1连接到FBIN
4
AV9170
使用CLK2反馈
连接CLK2到FBIN如图6将导致所有
的上升沿对齐（图8） 。
使用CLK1反馈
与CLK1连接到FBIN ，如图7所示，
输入和CLK1输出将在上升沿对齐，但是
CLK2可以是上升或下降（图9） 。
图6：
图7：
对于CLK2频率10 - 53兆赫* （ -04 ）
对于CLK2频率2.5 - 13.37兆赫（ -05 ）
*最大33.3兆赫@ 3.3V （ -04 ） ， 8.33 MHz的@ 3.3V （ -05 ）
对于CLK1频率20 - 107 MHz的？ （ -04 ）
对于CLK1频率5 - 26.75兆赫（ -05 ）
??最大66.7兆赫@ 3.3V （ -04 ） ， 16.7兆赫@ 3.3V （ -05 ）
表4：
功能表AV9170-04 ， -05
与CLK2反馈
FS1
0
0
1
1
FS0
0
1
0
1
CLK1
INx6
INx10
INx12
INx20
CLK2
INx3
INx5
INx6
INx10
表5：
功能表AV9170-04 ， -05
与CLK1反馈
FS1
0
0
1
1
FS0
0
1
0
1
CLK1
INx3
INx5
INx6
INx10
CLK2
INx1.5
INx2.5
INx3
INx5
图8：
输入和输出时钟波形
与CLK2连接到FBIN
图9：
输入和输出时钟波形
与CLK1连接到FBIN
5
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