特点
4Mbits X1非易失性存储器用来存储现场可编程门
阵列（FPGA ）的配置
在系统编程（ ISP ），通过两线总线
简单的界面， SRAM的FPGA
兼容爱特梅尔AT40KEL040和ATF280E的FPGA
级联读回以支持额外配置或者高密度阵列
低功耗RadHard非易失性CMOS工艺
可编程复位极性
低功耗
- 主动阅读： 18mW功率最大
- 待机模式：最大3.6MW
高可靠性
- 耐力：50,000写周期（页面模式）
- 数据保存：10年
4Mbits的片上闪存阵列
- 512字节页写
无单粒子闩锁低于80MeV /毫克/ cm的LET阈值
2
经测试可达总剂量60KRads的（SI ）（根据MIL STD 883方法1019 ）
经营范围：
- 电压： 3V到3.6V
- 温度： -55 + 125°
C
质量等级：
- QML -Q或V
- ESCC
包装： 305密尔FP18
质量： 10克
太空FPGA
CON组fi guration
内存
AT69170E
1.描述
该AT69170E FPGA配置存储器（配置器）是一种电可擦除
并重新编程RadHard存储器，如4Mx1bit 。这是一个易于使用的
和高性价比的配置内存空间现场可编程栅阵列
（FPGA） 。它与ATMEL 0.18微米低功耗的非易失性CMOS制造
RadHard过程。
它封装在一个18引脚305密耳宽扁平封装包。 AT69170E使用简单
串行接入程序，以配置一个或多个FPGA器件。两线接口
（ TWI ）可用于存储器编程。
用户可以通过编程的专用测试选择的复位功能的极性
序列。这些器件还其亲内支持写保护机制
编程模式。
装运前的工厂坯设备的所有“1” 。
先进
信息
7752A–AERO–07/07
3.2.1
RESET / OE
复位/输出使能输入
该输入的逻辑极性是可编程的或者
RESET / OE
or
RESET
/
OE
。爱特梅尔
FPGA ， RESET应编程低电平有效和OE高电平有效。因此，该文件
描述引脚
RESET / OE
.
该
内存RESET / OE引脚为默认
RESET （低电平有效）和输出使能（主动
高），当SER_EN为高。
在低水平
RESET / OE
同时重置地址和位计数器。
高水平上
RESET / OE
（有CE低）使数据输出驱动器。
3.2.2
SER_EN
串行模式使能（低电平有效） 。
串行模式下启用保持高在FPGA装车作业。把SER_EN低
使两线串行编程模式。对于不使用串行模式的应用程序，
SER_EN应该连接到V
DD
.
3.2.3
CE
芯片使能输入（低电平有效） 。
一种低级别（ OE高）允许CLK到递增地址计数器，并允许数据
输出驱动器。高水平的CE禁用这两个地址，位计数器和强制
设备进入低功率待机模式。
注意，该引脚会
不
启用/禁用设备的双线串行编程模式
（当SER_EN低） 。
3.2.4
A2/CEO
A2器件选择输入/芯片使能输出（低电平有效） 。
A2设备选择输入用于编程过程中启用（或选择）的装置（即当
SER_EN是低） 。 A2有一个内部下拉电阻。
芯片使能输出（低电平有效） 。该输出变低时， MEM-的地址计数器
储器已达到其最大值。在AT69170E EEPROM ，首席执行官销菊花链
一个设备必须连接到链中的下一个设备的CE输入。 CEO会留低
只要CE为低和OE为高电平。然后，它会按照CE ，直到OE变低。此后， CEO
将保持高位，直到整个EEPROM被再次读取。
3.2.5
CLK
时钟输入。
时钟输入用于增加用于读取内部地址和比特计数器和
编程。
3.2.6
数据
数据输入和输出
数据I / O是一个三态输出的FPGA配置。
它是一个集电极开路的双向引脚进行编程。
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AT69170E
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AT69170E
3.2.7
准备
集电极开路复位状态指示灯（输出） 。
在上电期间复位READY线被拉低。当上电时的COM - 它随后被释放
完整的。建议使用4.7 kΩ上拉电阻时，该引脚使用。
3.2.8
PWD
掉电输入（高电平有效）
驱动高内存的PWD输入引脚降低了内存功耗降低到
小于1mA 。用于存储器的正常操作， PWD销应连接到一个低电平。
3.2.9
VDD
电源的输入引脚。
3.2.10
GND
接地引脚。
建议VDD和GND之间的0.2 μF的去耦电容。
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