特点
EE可编程1,048,576 ×1位的串行存储器用来存储配置
节目的现场可编程门阵列（FPGA ）
非常低功耗CMOS EEPROM工艺
在系统可编程（ ISP ），通过两线总线
简单的界面， SRAM的FPGA
兼容设备AT40K
级联读回以支持额外配置或者高密度阵列
可编程复位极性
低功耗待机模式
高可靠性
- 耐力： 5,10
(4)
读周期
数据保存： 10年
无单粒子闩锁低于80兆电子伏/毫克/ cm的LET阈值
2
经测试可达总剂量为20 krads （SI ），符合MIL STD 883方法1019
经营范围： 3.0V至3.6V ， -55 ° C至+ 125°C
可在400密耳宽28针DIL扁平封装
太空FPGA
CON组fi guration
EEPROM
AT17LV010-
10DP
ADVANCE
信息
描述
该AT17LV010-10DP是FPGA配置EEPROM提供了一个易于使用的，
高性价比的配置存储器的现场可编程门阵列。它是封装
年龄在28引脚400密耳宽FP包。配置采用的是简单的serial-
访问过程来配置一个或多个FPGA器件。用户可以选择
复位功能通过编程4个字节的EEPROM极性。该设备还
支持在其编程模式的写保护机制。
牧师4265B - AERO - 6月4日
1
A717LV010-10DP
框图
SER_EN
WP1
WP2
电源
RESET
准备
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17LV010-10DP配置器的输出。如果CE保持高
在RESET / OE复位脉冲后，计数器被禁止，数据输出引脚为三
说。当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件
三态DATA引脚，以避免争用其他配置器。上电时，该
地址计数器会自动复位。
这是默认设置为设备。因为几乎所有的FPGA使用RESET和低
OE高，本文将介绍RESET / OE 。
3
4265B–AERO–06/04
引脚说明
数据
CLK
WP1
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
写保护（ 1 ） 。使用的编程过程中保护的内存部分。解散
默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用
FPGA装车作业。
输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低
在复位电平/ OE同时重置地址和位计数器。较高水平（与CE
低），使得数据的输出驱动器。该输入的逻辑极性是可编程的
无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
写保护（ 2 ） 。使用的编程过程中保护的内存部分。解散
默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用
FPGA装车作业。
芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增
地址计数器和使能数据输出驱动器。高水平的CE禁用这两个
地址和位计数器和强制器件进入低功耗待机模式。
注意，该引脚会
不
启用/禁用设备的双线串行编程
模式（ SER_EN低） 。
接地引脚。 A 0.2 μF V的去耦电容
CC
并建议GND 。
芯片使能输出（低电平有效） 。该输出变低时，地址计数器具有
达到其最大值。在AT17LV010-10DP设备的菊花链，首席执行官销
一个设备必须连接到链中的下一个设备的CE输入。它会
留低，只要CE为低和OE为高电平。然后，它会按照CE ，直到OE变低;
此后， CEO将保持较高水平，直到整个EEPROM被再次读取。
设备的选择输入， A2 。这是用于使能（或选择）编程期间，该装置
明（即，当SER_EN是低） 。 A2有一个内部下拉电阻。
集电极开路复位状态指示灯。在上电期间复位低电平，当发布
电完成。建议当该引脚使用4.7 kΩ的上拉电阻
被使用。
串行能必须在FPGA装车作业举办高。把SER_EN
低使两线串行编程模式。对于非ISP应用，
SER_EN应该连接到V
CC
.
3.3V (±0.3V).
RESET / OE
WP2
CE
GND
首席执行官
A2
准备
SER_EN
V
CC
4
A717LV010-10DP
4265B–AERO–06/04
A717LV010-10DP
FPGA串行大师
模式概述
任何基于SRAM的FPGA的I / O和逻辑功能由组态成立
化程序。程序被加载或者上电时自动地，或者在
命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA
自动加载来自外部存储器的配置方案。该AT17LV
串行EEPROM配置已被设计为与主兼容性
串行模式。
本文讨论了爱特梅尔AT40KEL应用。
控制
CON组fi guration
FPGA器件和AT17LV串行EEPROM之间的大部分连接SIM-
PLE和不言自明。
在AT17LV010-10DP配置器的数据输出驱动FPGA的DIN
设备。
主FPGA CCLK输出驱动AT17LV010-10DP的CLK输入
配置器。
任何AT17LV010-10DP配置首席执行官输出驱动器的输入端CE
EEPROM中的级联链的下一个配置。
SER_EN必须连接到V
CC
（ ISP期间除外） 。
就绪引脚可作为该设备的重置的集电极开路指示器
状态;它是驱动为低电平，而该设备在上电复位周期和发布
（三态）时，循环结束。
串行级联
CON组fi guration
EEPROM的
对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA
定量的回忆，级联配置器提供了额外的内存。
后从所述第一设备配置的最后一个比特被读出，该时钟信号给配置
声称其CEO输出低，并禁止其数据线驱动器。第二个配置器
认识到它的CE输入低电平，并启用其数据输出。
配置完成后，所有的级联配置器的地址计数器
如果每个配置的RESET / OE是驱动为有效（低）水平复位。
如果地址计数器不被完成时复位，则复位/ OE输入
可将其置于无效（高）级。
复位PAT17LV010-
10DPolarity
编程模式
该AT17LV010-10DP配置器允许用户复位极性编程为
无论是RESET / OE或RESET / OE 。此功能是支持行业标准的亲
语法的算法。
在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以
由两线串行总线进行编程。编程完成在V
CC
供应
只。在芯片内部产生编程超电压。
该AT17LV010-10DP配置器进入低功耗待机模式，只要是CE
置高。在这种模式下， AT17LV010-10DP配置器功耗小于
100 μA的电流，在3.3V 。输出保持在高阻抗状态，而不管
在OE输入的状态。
待机模式
5
4265B–AERO–06/04
特点
EE可编程1,048,576 ×1位的串行存储器用来存储配置
节目的现场可编程门阵列（FPGA ）
非常低功耗CMOS EEPROM工艺
在系统可编程（ ISP ），通过两线总线
简单的界面， SRAM的FPGA
兼容设备AT40K
级联读回以支持额外配置或者高密度阵列
可编程复位极性
低功耗待机模式
高可靠性
- 耐力： 5,10
(4)
读周期
数据保存： 10年
无单粒子闩锁低于80兆电子伏/毫克/ cm的LET阈值
2
经测试可达总剂量为20 krads （SI ），符合MIL STD 883方法1019
经营范围： 3.0V至3.6V ， -55 ° C至+ 125°C
可在400密耳宽28针DIL扁平封装
太空FPGA
CON组fi guration
EEPROM
AT17LV010-
10DP
ADVANCE
信息
描述
该AT17LV010-10DP是FPGA配置EEPROM提供了一个易于使用的，
高性价比的配置存储器的现场可编程门阵列。它是封装
年龄在28引脚400密耳宽FP包。配置采用的是简单的serial-
访问过程来配置一个或多个FPGA器件。用户可以选择
复位功能通过编程4个字节的EEPROM极性。该设备还
支持在其编程模式的写保护机制。
牧师4265B - AERO - 6月4日
1
A717LV010-10DP
框图
SER_EN
WP1
WP2
电源
RESET
准备
设备描述
该配置EEPROM的控制信号（ CE ， RESET / OE和CCLK ）接口
直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制
整个配置过程和检索配置EEPROM数据，而不
需要外部智能控制器。
配置EEPROM RESET / OE和CE引脚控制的三态缓冲器
数据输出引脚，使地址计数器。当RESET / OE为高时，
配置EEPROM重置其地址计数器和三态其DATA引脚。行政长官
销还控制AT17LV010-10DP配置器的输出。如果CE保持高
在RESET / OE复位脉冲后，计数器被禁止，数据输出引脚为三
说。当OE随后被驱动为低电平，计数器和数据输出引脚是
启用。当RESET / OE再次变高时，地址计数器复位，
数据输出引脚为三态，无论CE的状态。
当配置赶出所有的数据和CEO为低电平时，器件
三态DATA引脚，以避免争用其他配置器。上电时，该
地址计数器会自动复位。
这是默认设置为设备。因为几乎所有的FPGA使用RESET和低
OE高，本文将介绍RESET / OE 。
3
4265B–AERO–06/04
引脚说明
数据
CLK
WP1
三态数据输出的配置。集电极开路双向引脚
编程。
时钟输入。用于增加用于读取内部地址和比特计数器和
编程。
写保护（ 1 ） 。使用的编程过程中保护的内存部分。解散
默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用
FPGA装车作业。
输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低
在复位电平/ OE同时重置地址和位计数器。较高水平（与CE
低），使得数据的输出驱动器。该输入的逻辑极性是可编程的
无论是RESET / OE或RESET / OE 。对于大多数应用，复位应编程
低电平有效。本文档介绍了引脚RESET / OE 。
写保护（ 2 ） 。使用的编程过程中保护的内存部分。解散
默认情况下，由于内部下拉电阻体健。这种输入管脚期间，不使用
FPGA装车作业。
芯片使能输入（低电平有效） 。低水平（与OE高）允许CLK递增
地址计数器和使能数据输出驱动器。高水平的CE禁用这两个
地址和位计数器和强制器件进入低功耗待机模式。
注意，该引脚会
不
启用/禁用设备的双线串行编程
模式（ SER_EN低） 。
接地引脚。 A 0.2 μF V的去耦电容
CC
并建议GND 。
芯片使能输出（低电平有效） 。该输出变低时，地址计数器具有
达到其最大值。在AT17LV010-10DP设备的菊花链，首席执行官销
一个设备必须连接到链中的下一个设备的CE输入。它会
留低，只要CE为低和OE为高电平。然后，它会按照CE ，直到OE变低;
此后， CEO将保持较高水平，直到整个EEPROM被再次读取。
设备的选择输入， A2 。这是用于使能（或选择）编程期间，该装置
明（即，当SER_EN是低） 。 A2有一个内部下拉电阻。
集电极开路复位状态指示灯。在上电期间复位低电平，当发布
电完成。建议当该引脚使用4.7 kΩ的上拉电阻
被使用。
串行能必须在FPGA装车作业举办高。把SER_EN
低使两线串行编程模式。对于非ISP应用，
SER_EN应该连接到V
CC
.
3.3V (±0.3V).
RESET / OE
WP2
CE
GND
首席执行官
A2
准备
SER_EN
V
CC
4
A717LV010-10DP
4265B–AERO–06/04
A717LV010-10DP
FPGA串行大师
模式概述
任何基于SRAM的FPGA的I / O和逻辑功能由组态成立
化程序。程序被加载或者上电时自动地，或者在
命令，取决于FPGA的模式引脚的状态。在主控模式下， FPGA
自动加载来自外部存储器的配置方案。该AT17LV
串行EEPROM配置已被设计为与主兼容性
串行模式。
本文讨论了爱特梅尔AT40KEL应用。
控制
CON组fi guration
FPGA器件和AT17LV串行EEPROM之间的大部分连接SIM-
PLE和不言自明。
在AT17LV010-10DP配置器的数据输出驱动FPGA的DIN
设备。
主FPGA CCLK输出驱动AT17LV010-10DP的CLK输入
配置器。
任何AT17LV010-10DP配置首席执行官输出驱动器的输入端CE
EEPROM中的级联链的下一个配置。
SER_EN必须连接到V
CC
（ ISP期间除外） 。
就绪引脚可作为该设备的重置的集电极开路指示器
状态;它是驱动为低电平，而该设备在上电复位周期和发布
（三态）时，循环结束。
串行级联
CON组fi guration
EEPROM的
对于配置为菊花链多个FPGA ，或用于需要较大的配置的FPGA
定量的回忆，级联配置器提供了额外的内存。
后从所述第一设备配置的最后一个比特被读出，该时钟信号给配置
声称其CEO输出低，并禁止其数据线驱动器。第二个配置器
认识到它的CE输入低电平，并启用其数据输出。
配置完成后，所有的级联配置器的地址计数器
如果每个配置的RESET / OE是驱动为有效（低）水平复位。
如果地址计数器不被完成时复位，则复位/ OE输入
可将其置于无效（高）级。
复位PAT17LV010-
10DPolarity
编程模式
该AT17LV010-10DP配置器允许用户复位极性编程为
无论是RESET / OE或RESET / OE 。此功能是支持行业标准的亲
语法的算法。
在编程模式中，通过使SER_EN低输入。在这种模式下，芯片可以
由两线串行总线进行编程。编程完成在V
CC
供应
只。在芯片内部产生编程超电压。
该AT17LV010-10DP配置器进入低功耗待机模式，只要是CE
置高。在这种模式下， AT17LV010-10DP配置器功耗小于
100 μA的电流，在3.3V 。输出保持在高阻抗状态，而不管
在OE输入的状态。
待机模式
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4265B–AERO–06/04
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