54F 74F322八路与符号串并行扩展注册
1995年5月
54F 74F322
八进制带符号串并行扩展注册
概述
在' F322是一个8位的移位寄存器，并准备在任何
串行或并行加载和三态输出的并行
把加了双态串行输出的并行数据输入和
并行输出被复用，以尽量减少引脚数国
变化由时钟四的上升沿启动
操作同步模式可以保持（存储）
串行移位进入右移右带符号扩展和
并行加载异步主复位（ MR）输入
覆盖主频运行和清除寄存器
特点
Y
Y
Y
Y
复用的并行I O端口
独立的串行输入和输出
符号扩展功能
对于总线应用三态输出
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74F322PC
军事
包
数
N20A
包装说明
20引脚（ 0 300广角）模压双列直插式
20引脚陶瓷双列直插式
20引脚（ 0 300广角）模压小外形EIAJ
20引脚Cerpack
20引脚陶瓷无引线芯片载体C型
54F322DM （注2）
74F322SJ （注1 ）
54F322FM （注2）
54F322LM （注2）
注1
也可在13盘使用后缀设备
e
SJX
J20A
M20D
W20A
E20A
注2
军用级设备与环境和老化处理中使用的后缀
e
DMQB FMQB和LMQB
逻辑符号
IEEE IEC
TL F 9516 - 3
TL F 9516 - 5
TRI- STATE是美国国家半导体公司的注册商标。
C
1995年全国半导体公司
TL F 9516
RRD - B30M105印制在U S A
单位荷载扇出
54F 74F
引脚名称
描述
UL
高低
输入I
IH
I
IL
输出I
OH
I
OL
RE
S·P
SE
S
D
0
D
1
CP
MR
OE
Q
0
I O
0
-I
7
寄存器使能输入（低电平有效）
10 10
20
mA
b
0 6毫安
串行（ HIGH）或并行（ LOW ）模式控制输入
10 10
20
mA
b
0 6毫安
符号扩展输入（低电平有效）
10 30
20
mA
b
1 8毫安
串行数据输入选择
10 20
20
mA
b
1 2毫安
串行数据输入
10 10
20
mA
b
0 6毫安
时钟脉冲输入端（上升沿）
10 10
20
mA
b
0 6毫安
异步主复位输入（低电平有效）
10 10
20
mA
b
0 6毫安
三态输出使能输入（低电平有效）
10 10
20
mA
b
0 6毫安
b
1毫安
b
20毫安
碧州串行输出
50 33 3
多路并行数据输入或
3 5 1 083
70
mA
b
0 65毫安
b
3毫安24毫安（20 mA）的
三态并行数据输出
150 40 (33 3)
功能说明
的“ F322包含八个D型边沿触发的触发器
并要求间的门控执行右移和
必要保持和同步的级内门
并行加载操作上可再生能源低电平信号使SHIFT-
荷兰国际集团或并行装载而高信号使保持
模式SP高信号使右移而
低电平信号使三态输出缓冲器和使
ABLES并行装载在右移模式高信号
在SE能够从任一系列入门
0
或D
1
为阻止 -
由S输入开采对SE低信号使右移
但Q
7
因此，重新加载执行符号的内容延伸
所需的' F384二进制补码乘数作用
在OE高信号禁止三态输出缓冲的
器不管其它控制输入端在这种情况下
换挡和装载操作仍然可以进行
模式选择表
模式
MR
明确
并行
负载
移
右
标志
扩展
HOLD
L
L
H
H
H
H
H
RE
X
X
L
L
L
L
H
S·P
X
X
L
H
H
H
X
输入
SE
X
X
X
H
H
L
X
S
X
X
X
L
H
X
X
OE
L
H
X
L
L
L
L
CP
X
X
L
L
L
L
L
I O
7
L
Z
I
7
D
0
D
1
O
7
NC
I O
6
L
Z
I
6
O
7
O
7
O
7
NC
I O
5
L
Z
I
5
O
6
O
6
O
6
NC
输出
I O
4
L
Z
I
4
O
5
O
5
O
5
NC
I O
3
L
Z
I
3
O
4
O
4
O
4
NC
I O
2
L
Z
I
2
O
3
O
3
O
3
NC
I O
1
L
Z
I
1
O
2
O
2
O
2
NC
I O
0
L
Z
I
0
O
1
O
1
O
1
NC
L
L
I
0
O
1
O
1
O
1
NC
Q
0
当OE输入为高电平所有的I O
n
终端是在高阻抗状态的顺序操作或寄存器清零不受影响
注1
I
7
–I
0
e
在各个IO终端的稳态输入的电平被加载到触发器时，触发器的输出（ Q除
0
）从分离
在输入输出端子
注2
D
0
D
1
e
的稳态输入到串行多路转换器输入端的电平
注3
O
7
–O
0
e
的各个Q的电平
n
触发器之前的最后一个时钟低到高的转变
H
e
高电压电平
L
e
低电压电平
Z
e
高阻抗输出状态
L
e
低到高的转变
NC
e
没有变化
3
逻辑图
TL F 9516 - 4
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟
4
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