327
CY7C1359A/GVT71256T18
256K ×18的同步流水线高速缓存RAM标签
特点
快速比赛时间： 3.5 ， 3.8 ， 4.0和4.5纳秒
快时钟速度： 166 ，150， 133 ，和100兆赫
快速OE访问时间： 3.5 ， 3.8 ， 4.0和5.0纳秒
流水线数据比较
通过DEN数据输入寄存器负荷控制
最适合深度扩展（一个周期芯片取消
消除总线争）
3.3V -5 ％到+ 10 ％核心供电
2.5V或3.3V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
JTAG边界扫描
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发SE-
组成的序列）
针对便携式应用自动断电
低调的JEDEC标准的100引脚TQFP封装
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入包括所有地址，所有的数据输入，地址的流水线
荷兰国际集团芯片使能（ CE ） ，深度扩展芯片启用（ CE
2
和CE
2
） ，突发控制输入（ ADSC ， ADSP和ADV ） ，写
启用（ WEL ， WEH和BWE ） ，全局写（ GW ） ，以及数据
输入使能（ DEN ） 。
异步输入包括突发模式控制（ MODE ） ，
输出使能（ OE ）和匹配输出使能（ MOE） 。
数据输出（ Q）和输出匹配（匹配） ，通过启用
OE和教育部分别也是异步的。
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
数据输入注册数据输入使能（ DEN ）和
芯片使能引脚（ CE ， CE
2
和CE
2
） 。的数据的输出
输入寄存器与存储器阵列中的数据进行比较
并产生一个匹配信号。匹配输出选通
到流水线寄存器，并释放到匹配输出引脚处
的时钟（ CLK ）的下一个上升沿。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
以两个字节宽的写控制输入控制。在 -
个别的字节写入允许写入单个字节。 WEL
控制DQ1 - DQ9 。 WEH控制DQ10 - DQ18 。 WEL和
WEH可以活动只与BWE为低。 GW为低
导致要写入的所有字节。
该CY7C1359C / GVT71256T18从+ 3.3V pow-工作
呃，电源输出电源为+ 2.5V或+ 3.3V 。所有
输入和输出都是LVTTL兼容。该装置是理想
适用于地址标记RAM高达8 MB的二级缓存。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的三
PLE层多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
选购指南
7C1359A-166
71256T36-6
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
3.5
310
20
7C1359A-150
71256T36-6.7
3.8
275
20
7C1359A-133
71256T36-7.5
4.0
250
20
7C1359A-100
71256T36-10
4.5
190
20
赛普拉斯半导体公司
文件编号： 38-05120牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年9月13日
CY7C1359A/GVT71256T18
功能框图， 256Kx18
[1]
高字节
写
WEH ＃
BWE ＃
D
Q
D
低字节
写
Q
WEL ＃
GW ＃
CE＃
CE2
CE2#
ZZ
OE ＃
ADSP ＃
教育部＃
掉电逻辑
LATCH
D
Q
罗字节写
喜字节写
启用
D
Q
D
Q
D
Q
MATCH
比较
DEN ＃
LATCH
CLK
A
ADSC ＃
CLR
ADV ＃
A1-A0
模式
二进制
计数器
＆放大器;逻辑
16
地址
注册
输入
注册
产量
注册
256K ×9× 2
SRAM阵列
输出缓冲器
D
Q
DQ1-
DQ18
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05120牧师**
分页： 24 2
CY7C1359A/GVT71256T18
引脚说明
BGA引脚
4P
4N
2A, 3A, 5A, 6A,
图3B ，5B， 2C ，3C，
图5C ，6C， 2R ，6R，
2T, 3T, 5T, 6T
5L
3G
引脚TQFP
37
36
35, 34, 33, 32,
100, 99, 82, 81,
80, 48, 47, 46, 45,
44, 49, 50
93
94
名字
A0
A1
A
TYPE
输入 -
同步
描述
地址：这些输入注册的，必须符合
建立和保持周围CLK的上升沿时间。该
突发计数器产生与相关的内部地址
A0和A1 ，在突发周期和等待周期。
WEL
WEH
输入 -
同步
字节写使能：字节写使能为低表示写
周期和高表示读周期。 WEL控制DQ1 - DQ9 。
WEH控制DQ10 - DQ18 。数据I / O ，如果是高阻抗
无论这些投入低，空调被作为BWE
低。
写使能：此低电平输入门字节写操作
tions和必须满足设置和保持周围的倍
上升CLK的边缘。
全局写：此低电平输入允许一个完整的18位
写发生独立的BWE和文线和
必须满足设置和保持周围的上升沿时间
的CLK 。
时钟：这个信号寄存器的地址，数据，芯片恩
冷杉，写控制和数据输入使能控制输入其
上升沿。所有同步输入必须符合设置和
持有全天候的上升沿时间。
芯片使能：此低电平输入用于启用
设备及门ADSP 。
芯片使能：此低电平输入用于启用
装置。
芯片使能：此高电平输入，用来使能的
装置。
输出使能：此低电平有效的异步输入使能
的数据输出驱动器。
处理进展：该低电平输入用于控制
内部突发计数器。在这个引脚上产生等待
周期（无地址提前） 。
地址状态处理器：此低电平输入，以及
CE为低，导致新的外部地址为寄存器
羊羔和一个读周期是使用新地址发起的。
地址状态控制器：此低电平输入DE-原因
副被取消或与新的外部选择
地址进行注册。一个读或写周期开始
根据写入控制输入。
模式：输入选择的突发序列。的低电平
引脚选择线性突发。数控或HIGH这个引脚选择
交错突发。
4M
87
BWE
输入 -
同步
输入 -
同步
4H
88
GW
4K
89
CLK
输入 -
同步
4E
6B
2B
4F
4G
98
92
97
86
83
CE
CE
2
CE
2
OE
ADV
输入 -
同步
输入 -
同步
输入 -
同步
输入
输入 -
同步
输入 -
同步
输入 -
同步
4A
84
ADSP
4B
85
ADSC
3R
31
模式
输入 -
STATIC
7T
64
ZZ
输入 -
打盹：此高电平输入将器件置于低功耗
异步消耗待机模式。对于正常操作，该输入
必须是低或NC （无连接） 。
输入 -
同步
产量
数据输入使能：此低电平输入用于控制
数据输入的更新寄存器的值。
匹配输出：比赛将是高，如果在数据输入数据
寄存器与存储在存储器阵列中的数据， assum-
ING教育部为低。如果数据不匹配将是低
匹配。
7N
6M
52
53
DEN
MATCH
文件编号： 38-05120牧师**
第24 4
CY7C1359A/GVT71256T18
引脚说明
（续）
BGA引脚
6P
7P ， 6N ， 6L ， 7K ，
6H ， 7G ， 6F ， 7E ，
6D ，1D， 2E ，2G，
1H， 2K， 1L ，2M，
1N ， 2P
5U
2U
3U
4U
4C ， 2J ， 4J ， 6J ， 4R
3D ，5D， 3E ，5E，
3F ， 5F ， 5G ， 3H ，
5H ， 3K ， 5K ， 3L ，
3M ，5M， 3N ， 5N，
3P, 5P
1A ，7A ， 1F ， 7F ， 1J ，
7J ， 1M ， 7M ， 1U ，
7U
引脚TQFP
51
58, 59, 62, 63, 68,
69, 72, 73, 74, 8,
9, 12, 13, 18, 19,
22, 23, 24
42
38
39
43
15, 41,65, 91
5, 10, 17, 21, 26,
40, 55, 60, 67, 71,
76, 90
名字
教育部
DQ1–
DQ18
TYPE
输入
输入/
产量
描述
匹配输出使能：该低电平有效的异步输入
使匹配输出驱动器。
数据输入/输出：输入的数据必须满足建立和保持
围绕CLK的上升沿时间。
TDO
TMS
TDI
TCK
V
CC
V
SS
产量
输入
IEEE 1149.1测试输出。 LVTTL电平输出。
IEEE 1149.1测试输入。 LVTTL电平输入。
供应
地
电源： + 3.3V -5 ％到+ 10 ％
接地：接地
4, 11, 20, 27, 54,
61, 70, 77
V
CCQ
I / O电源
输出缓冲器电源： + 2.5V （从2.375V至V
CC
)
图1B ，图7B， 1C ，7C
1-3, 6, 7, 14, 16,
2D ， 4D ， 7D ， 1E ， 25 ， 28-30 ， 56 ， 57 ，
6E ， 2F ， 1G ， 6G ， 66 ， 75 ， 78 ， 79 ， 95 ，
2H， 7H， 3J ，5J
96
1K ，6K， 2L ，4L，
7L ， 2N ， 1P ， 1R ，
5R ，7R ，1T， 4T， 6U
NC
-
无连接：这些信号没有内部连接。
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
部分真值表的MATCH
[2, 3, 4, 5, 6]
手术
读周期
写周期
补写周期
比较周期
取消循环（赛出局）
取消选择周期
E
L
L
L
L
H
H
WE
H
L
L
H
X
X
DEN
X
L
H
L
X
X
教育部
X
X
X
L
L
H
OE
L
H
H
H
X
X
MATCH
-
-
-
产量
H
高-Z
DQ
Q
D
高-Z
D
高-Z
高-Z
注意事项：
2， X表示“不关心”。 H表示逻辑高电平。 L表示逻辑低电平。假定在这个表中的ADSP为HIGH和ADSC为LOW 。
3， E = L被定义为CE =低和CE
2
=低和CE
2
= HIGH 。 E = H被定义为CE =高或CE
2
=高或CE
2
=低。我们定义为[ BWE + WEL * WEH ] * Gw。
4.除OE和教育部所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
5.对于下面的读操作的写操作时， OE必须为高电平的输入数据所需的建立时间加上高阻时间为参考之前和HIGH整个停留
的输入数据保持时间。
6.本设备包含的电路，以确保输出将在高阻电期间。
文件编号： 38-05120牧师**
第24个5
327
CY7C1359A/GVT71256T18
256K ×18的同步流水线高速缓存RAM标签
特点
快速比赛时间： 3.5 ， 3.8 ， 4.0和4.5纳秒
快时钟速度： 166 ，150， 133 ，和100兆赫
快速OE访问时间： 3.5 ， 3.8 ， 4.0和5.0纳秒
流水线数据比较
通过DEN数据输入寄存器负荷控制
最适合深度扩展（一个周期芯片取消
消除总线争）
3.3V -5 ％到+ 10 ％核心供电
2.5V或3.3V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
JTAG边界扫描
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发SE-
组成的序列）
针对便携式应用自动断电
低调的JEDEC标准的100引脚TQFP封装
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入包括所有地址，所有的数据输入，地址的流水线
荷兰国际集团芯片使能（ CE ） ，深度扩展芯片启用（ CE
2
和CE
2
） ，突发控制输入（ ADSC ， ADSP和ADV ） ，写
启用（ WEL ， WEH和BWE ） ，全局写（ GW ） ，以及数据
输入使能（ DEN ） 。
异步输入包括突发模式控制（ MODE ） ，
输出使能（ OE ）和匹配输出使能（ MOE） 。
数据输出（ Q）和输出匹配（匹配） ，通过启用
OE和教育部分别也是异步的。
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
数据输入注册数据输入使能（ DEN ）和
芯片使能引脚（ CE ， CE
2
和CE
2
） 。的数据的输出
输入寄存器与存储器阵列中的数据进行比较
并产生一个匹配信号。匹配输出选通
到流水线寄存器，并释放到匹配输出引脚处
的时钟（ CLK ）的下一个上升沿。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
以两个字节宽的写控制输入控制。在 -
个别的字节写入允许写入单个字节。 WEL
控制DQ1 - DQ9 。 WEH控制DQ10 - DQ18 。 WEL和
WEH可以活动只与BWE为低。 GW为低
导致要写入的所有字节。
该CY7C1359C / GVT71256T18从+ 3.3V pow-工作
呃，电源输出电源为+ 2.5V或+ 3.3V 。所有
输入和输出都是LVTTL兼容。该装置是理想
适用于地址标记RAM高达8 MB的二级缓存。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的三
PLE层多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
选购指南
7C1359A-166
71256T36-6
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
3.5
310
20
7C1359A-150
71256T36-6.7
3.8
275
20
7C1359A-133
71256T36-7.5
4.0
250
20
7C1359A-100
71256T36-10
4.5
190
20
赛普拉斯半导体公司
文件编号： 38-05120牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年9月13日
CY7C1359A/GVT71256T18
功能框图， 256Kx18
[1]
高字节
写
WEH ＃
BWE ＃
D
Q
D
低字节
写
Q
WEL ＃
GW ＃
CE＃
CE2
CE2#
ZZ
OE ＃
ADSP ＃
教育部＃
掉电逻辑
LATCH
D
Q
罗字节写
喜字节写
启用
D
Q
D
Q
D
Q
MATCH
比较
DEN ＃
LATCH
CLK
A
ADSC ＃
CLR
ADV ＃
A1-A0
模式
二进制
计数器
＆放大器;逻辑
16
地址
注册
输入
注册
产量
注册
256K ×9× 2
SRAM阵列
输出缓冲器
D
Q
DQ1-
DQ18
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05120牧师**
分页： 24 2
CY7C1359A/GVT71256T18
引脚说明
BGA引脚
4P
4N
2A, 3A, 5A, 6A,
图3B ，5B， 2C ，3C，
图5C ，6C， 2R ，6R，
2T, 3T, 5T, 6T
5L
3G
引脚TQFP
37
36
35, 34, 33, 32,
100, 99, 82, 81,
80, 48, 47, 46, 45,
44, 49, 50
93
94
名字
A0
A1
A
TYPE
输入 -
同步
描述
地址：这些输入注册的，必须符合
建立和保持周围CLK的上升沿时间。该
突发计数器产生与相关的内部地址
A0和A1 ，在突发周期和等待周期。
WEL
WEH
输入 -
同步
字节写使能：字节写使能为低表示写
周期和高表示读周期。 WEL控制DQ1 - DQ9 。
WEH控制DQ10 - DQ18 。数据I / O ，如果是高阻抗
无论这些投入低，空调被作为BWE
低。
写使能：此低电平输入门字节写操作
tions和必须满足设置和保持周围的倍
上升CLK的边缘。
全局写：此低电平输入允许一个完整的18位
写发生独立的BWE和文线和
必须满足设置和保持周围的上升沿时间
的CLK 。
时钟：这个信号寄存器的地址，数据，芯片恩
冷杉，写控制和数据输入使能控制输入其
上升沿。所有同步输入必须符合设置和
持有全天候的上升沿时间。
芯片使能：此低电平输入用于启用
设备及门ADSP 。
芯片使能：此低电平输入用于启用
装置。
芯片使能：此高电平输入，用来使能的
装置。
输出使能：此低电平有效的异步输入使能
的数据输出驱动器。
处理进展：该低电平输入用于控制
内部突发计数器。在这个引脚上产生等待
周期（无地址提前） 。
地址状态处理器：此低电平输入，以及
CE为低，导致新的外部地址为寄存器
羊羔和一个读周期是使用新地址发起的。
地址状态控制器：此低电平输入DE-原因
副被取消或与新的外部选择
地址进行注册。一个读或写周期开始
根据写入控制输入。
模式：输入选择的突发序列。的低电平
引脚选择线性突发。数控或HIGH这个引脚选择
交错突发。
4M
87
BWE
输入 -
同步
输入 -
同步
4H
88
GW
4K
89
CLK
输入 -
同步
4E
6B
2B
4F
4G
98
92
97
86
83
CE
CE
2
CE
2
OE
ADV
输入 -
同步
输入 -
同步
输入 -
同步
输入
输入 -
同步
输入 -
同步
输入 -
同步
4A
84
ADSP
4B
85
ADSC
3R
31
模式
输入 -
STATIC
7T
64
ZZ
输入 -
打盹：此高电平输入将器件置于低功耗
异步消耗待机模式。对于正常操作，该输入
必须是低或NC （无连接） 。
输入 -
同步
产量
数据输入使能：此低电平输入用于控制
数据输入的更新寄存器的值。
匹配输出：比赛将是高，如果在数据输入数据
寄存器与存储在存储器阵列中的数据， assum-
ING教育部为低。如果数据不匹配将是低
匹配。
7N
6M
52
53
DEN
MATCH
文件编号： 38-05120牧师**
第24 4
CY7C1359A/GVT71256T18
引脚说明
（续）
BGA引脚
6P
7P ， 6N ， 6L ， 7K ，
6H ， 7G ， 6F ， 7E ，
6D ，1D， 2E ，2G，
1H， 2K， 1L ，2M，
1N ， 2P
5U
2U
3U
4U
4C ， 2J ， 4J ， 6J ， 4R
3D ，5D， 3E ，5E，
3F ， 5F ， 5G ， 3H ，
5H ， 3K ， 5K ， 3L ，
3M ，5M， 3N ， 5N，
3P, 5P
1A ，7A ， 1F ， 7F ， 1J ，
7J ， 1M ， 7M ， 1U ，
7U
引脚TQFP
51
58, 59, 62, 63, 68,
69, 72, 73, 74, 8,
9, 12, 13, 18, 19,
22, 23, 24
42
38
39
43
15, 41,65, 91
5, 10, 17, 21, 26,
40, 55, 60, 67, 71,
76, 90
名字
教育部
DQ1–
DQ18
TYPE
输入
输入/
产量
描述
匹配输出使能：该低电平有效的异步输入
使匹配输出驱动器。
数据输入/输出：输入的数据必须满足建立和保持
围绕CLK的上升沿时间。
TDO
TMS
TDI
TCK
V
CC
V
SS
产量
输入
IEEE 1149.1测试输出。 LVTTL电平输出。
IEEE 1149.1测试输入。 LVTTL电平输入。
供应
地
电源： + 3.3V -5 ％到+ 10 ％
接地：接地
4, 11, 20, 27, 54,
61, 70, 77
V
CCQ
I / O电源
输出缓冲器电源： + 2.5V （从2.375V至V
CC
)
图1B ，图7B， 1C ，7C
1-3, 6, 7, 14, 16,
2D ， 4D ， 7D ， 1E ， 25 ， 28-30 ， 56 ， 57 ，
6E ， 2F ， 1G ， 6G ， 66 ， 75 ， 78 ， 79 ， 95 ，
2H， 7H， 3J ，5J
96
1K ，6K， 2L ，4L，
7L ， 2N ， 1P ， 1R ，
5R ，7R ，1T， 4T， 6U
NC
-
无连接：这些信号没有内部连接。
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
部分真值表的MATCH
[2, 3, 4, 5, 6]
手术
读周期
写周期
补写周期
比较周期
取消循环（赛出局）
取消选择周期
E
L
L
L
L
H
H
WE
H
L
L
H
X
X
DEN
X
L
H
L
X
X
教育部
X
X
X
L
L
H
OE
L
H
H
H
X
X
MATCH
-
-
-
产量
H
高-Z
DQ
Q
D
高-Z
D
高-Z
高-Z
注意事项：
2， X表示“不关心”。 H表示逻辑高电平。 L表示逻辑低电平。假定在这个表中的ADSP为HIGH和ADSC为LOW 。
3， E = L被定义为CE =低和CE
2
=低和CE
2
= HIGH 。 E = H被定义为CE =高或CE
2
=高或CE
2
=低。我们定义为[ BWE + WEL * WEH ] * Gw。
4.除OE和教育部所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
5.对于下面的读操作的写操作时， OE必须为高电平的输入数据所需的建立时间加上高阻时间为参考之前和HIGH整个停留
的输入数据保持时间。
6.本设备包含的电路，以确保输出将在高阻电期间。
文件编号： 38-05120牧师**
第24个5
