作为一个有效的去耦网络，网络的阻抗必须保持低于关注的频率范围内的一些目标值。HD155154NPEB如果这点可以做到，则谐振频率的位置就无所谓了。如果目标阻抗是200mfl,，则对于64个电容结构的情况而言，如图11-12所描述的，阻抗低于200mfl的范围约是8MHz～130MHz。

   然而，跨频率范围用一个固定的目标阻抗是过于严格而没必要的。从式（11-3）和图11-4，我们知道当频率高于l/7rt，时，一个三角波的谐波幅度以40dB/dec的速率下降。因此，当高于这个频率时目标阻抗可能会增加，而不增加噪声电压。如果高于这个拐点频率（如图11-17窦线所示）时，目标阻抗允许以20dB/dec的比例增加，则超过这个频率噪声仍将以20dB/dec的速率减小。这个方法大大简化了去耦网络的设计，且使需要的电容器数量最小化。

   用这个方法，可以很容易地估计出提供有效高频去耦所需的去耦电容的数，每个电容串联的电感，Z是低频目标阻抗，0是逻辑器件的开关（上升／下降）时间。用至少这么多电容将使去耦网络的高频阻抗保持在或低于目标阻抗。

   一个最佳去耦设计的关键是知道式(11-7)中所用电感是多少。就IC芯片自身电源对地噪声而言，总电感（去耦电容，PCB迹线以及IC引线结构）必须被考虑。然而，关于IC引线结构的电感在PCB级没什么可做。而且，当我们在一个IC上测量电源对地噪声时，我们是在IC的插脚处而不是在芯片上进行测量。另外，就噪声干扰PCB电源总线而言，是IC对PCB接（例如IC插脚）的电压而不是芯片本身的噪声电压起作用。

   因此，去耦的目的应是使IC插脚处VcC对地噪声电压最小化。为了达到这一目的，可以忽略IC的内电感。因北，我们只需要考虑去耦电容的电感和PCB迹线（包括导通孔）的电感。一个好的SMT电容的内电感将是1.5nH或更少。PCB迹线电感约是lOnH／in，在一个0. 062in厚的PCB上，一个导通孔的电感约为0.8nH。