合理选择电路拓扑结构，反复优化器件尺寸，深入考虑加工工艺、工作环境和各种因素，精，心设计物理版图。由于器件尺寸每调整一次，均要重新绘制版图，重新提取元器件参数，并重做一次后仿真，因此一次模拟集成电路设计是一项非常复杂、艰巨而费时的工作。虽然近几年模拟集成电路设计工具已有很大发展，但与数字集成电路设计工具相比，目前模拟集成电路设计工具的自动化水平还不够高，设计中许多决策、判断与选择主要还是依赖于人；同时，设计中还会遇到许多很复杂、很困难的性能指标需要折中处理，而设计者处理这类问题时通常还是靠长期积累的设计经验，因此设计者必须具有广博的微电子电路知识、丰富的实践经验和勇于创新的精神才能胜任此项工作。DS1235Y  

  1.4.3  以SoC为核心的电子系统设计流程

     1) SoC的定义
    SoC（片上系统）有多种不同的定义。一般来说，SoC是一种处理器级JC，含有一个或

数个嵌入式计算引擎（微处理器，微控制器或数字信号处理器）；采用超深亚微米工艺技术；

主要采用第三方的IP核进行设计；内置嵌入式存储器和可编程逻辑器：具备外部对芯片进

行编程的功能；具有完整系统所必备的全部或大部分外谩。在某些场合，它还包括模拟前端，

在同一芯片上集成有模拟和数字部件。所以，SoC系统相当复杂。

    以SoC为核心的电子系统设计流程图如图1.4所示。该流程图分为三部分，左右两部分

为软/硬件模块设计流程，中间部分为系统集成设计的流程。这是一种软/硬件协同设计的流程。

图1.4  以SoC为核心的电子系统设计流程图

2) SoC系统设计方法

为了提高芯片的设计效率，缩短设计周期，系统设计需要新的设计理论体系和设计方法，

以克服传统设计方法中前端设计和后端设计相互分离的弊病。这一新的设计理论和设计方法

是以软/硬件协同设计理论、IP核生成，以及复用技术、可测性设计技术和超深亚微米工艺

技术等为支撑的。DS1242Y-120   

    (1)软/硬件协同设计理论

    面向SoC的软/硬件协同设计理论是指从给定的系统任务描述出发，通过有效分析系统

任务和所需资源，采用一系列变换方法并遵循特定准则自动生成符合系统功能要求、符合代

价约束的软件和硬件架构。这一理论体系包括系统设计描述、软/硬件划分、软/硬件协同设

计、软/硬件协同验证等内容。其中，系统设计描述语言是这一理论体系研究的核心问题之一。

    (2) IP核生成及复用技术

    IP核实际上是一个经过验证的IC设计。lP核有三种不同的表现形式：软核、固核和硬核。

    软核用HDL方式提交，其性能通过时序模拟验证进行验证。由于软核不依赖于任何实

现工艺和实现技术，具有很大的灵活性。

    硬核以IC版图的形式提交，并经过实际工艺流片验证。硬核强烈地依赖于某一个特定

的实现工艺，而且在具体的物理尺寸、物理形态及性能上具有不可更改性。

    固核由软核发展而来，以电路网表的形式提交，通常还要经过硬件验证或硬件仿真器验

证。由于固核的时序特性是经过严椿检验的，设计者只要保证在布局布线过程中电路关键路

径的分布参数不会引起时序混乱，就可以成功实现芯片的设计。固核的缺点在于固核仍对应

于某个特定的实现工艺，限制了固核的使用范围。
    如果采用硬核，则需要权衡设计目标和硬核已有的功能，否则，要么得为不需要的外设

支付费用，要么得用功能很强大的外设完成特定的工作。若采用可配置硬核，则配置硬核的

外设功能是在系统启动时，通过对寄存器的设置来完成的，这称为运行可配置性。这种方法

仍然会浪费许多硬件资源和资金。另外，有时硬核无法提供设计所需的所有功能。

    而采用软核，设计者可以根据需求购买和付费，不必为不使用的功能付费，从而节省金

钱和硬件资源。另一方面，软核的可配置性在编译时可以很容易地进行修改和变更，从而可

大大缩短SoC的设计周期。

    IP核复用涉及各个方面，如法律和商业方面的问题，lP核标准、设计和程序、测试策

略、设计的存储和检索以及设计方法等。如果购买第三方的IP核，则必须充分了解总成本

和IP核的实际可用性。IP核厂商提供了从处理简单功能到整个微处理器的大量不同种类的

元件，如加法器、乘法器、解码器、先进先出( FIFO)、数字信号处理器、控制器、处理器

以及协议处理嚣。然而，面向SoC的IP核复用绝不是元件的简单堆砌，在使用过程中不但

要考虑它们的功能，更要使它们融入芯片。系统设计者在选择IP核时，不仅要考虑lP核的

功能，它在设计中的信号完整性、功率耗散、电磁辐射和可制造性，而且还要考虑它作为系

统整体部件时是如何工作的，并设计内部总线结构把所选的外设及其接口或其他定制的外设

胶合在一起。

    IP核复用也存在风险，可能导致IP核复用失败。例如，所涉及IP核本可工作在400MHz，

然而嵌入SoC后却只能达到250MHz或300MHz，由于达不到设计指标而导致失败。