非均匀采样系统的实现可以包括两个方面：

　　（1）对信号进行非均匀采样得到非均匀采样信号；

　　（2）进行非均匀采样算法处理。

　　前一个方面主要是硬件实现的问题，即如何在硬件上实现对信号的非均匀采样，后一个方面主要是选择合适的处理算法，以便对信号进行适当的处理，得到所需的结果。

　　从一般意义上来看，信号的每个采样点需要两个量来代表：采样值大小和采样时间。对于均匀采样，由于任何两个采样点的间隔都是相等的，因此，均匀采样只需要记录采样值和标记采样点的顺序即可。但是，对于非均匀采样，由于采样点的间隔是不相等的，因此，非均匀采样除了要记录采样值大小以外，还需要记录采样时间。在实际实现中，非均匀采样必须考虑如何在特定的时间点上进行采样，这在对采样时间的精度要求很高时，会非常难以实现。比如，要对1ghz的正弦信号进行采样，则采样时间的精度就必须是几个ps。

　　对信号进行非均匀采样的关键是如何精确控制ado进行采样。有两种方法可以采用：（1）产生非均匀的采样时钟送往adc；（2）ado的采样时钟是均匀时钟，但是，通过控制ado什么时候开始工作来实现非均匀采样。这两种方法都需要非均匀的控制信号。按照非均匀采样的理论，每个采样点的采样时间应该是完全随机的，但是这在实际实现中是不可能的或者很难实现。因此，可以选择伪随机采样脉冲或者伪随机控制信号。伪随机采样脉冲或者伪随机控制信号的实现如图1所示。

图1 伪随机采样脉冲产生电路

　　图1中，两个伪随机码产生电路产生伪随机码序列，分别送往计数器1和计数器2，作为计数器的预设值；计数器对高频时钟进行计数，当计数器溢出时，就会产生一个脉冲；控制电路实现控制计数器1和计数器2的切换。由于伪随机码产生电路产生的数值是伪随机的，因此计数器输出脉冲的宽度也是伪随机的。最后，两个计数器产生的伪随机脉冲经过脉冲合成电路，形成所需要的伪随机采样脉冲或者伪随机控制信号。

　　根据上面的论述，非均匀采样系统的实现框图如图2所示。

　　非均匀采样系统的硬件采用dsp和cpld（可编程逻辑器件）精确控制ad的采样时间，实现非均匀采样，在dsp中进行信号分析和处理，得到非均匀采样信号的频谱。硬件系统总框图如图3所示。

　　图2 均匀采样实现的原理框图 图3 系统硬件框图

　　图3所示中，时钟芯片提供均匀时钟到dsp和cpld，dsp和cpld根据该时钟正常工作。dsp输出一个决速的时钟信号到cpld，cpld将该时钟信号进行延时和分频，得到一个较慢的非均匀时钟信号，该非均匀时钟的时间间隔为事先约定，这些时间间隔也存储在dsp芯片中，以供非均匀采样算法随时调用。cpld输出非均匀时钟信号到ad芯片，ad芯片根据该时钟信号将模拟信号转换成数字信号，该数字信号就是非均匀采样信号。ad芯片通过db数据总线将非均匀采样信号送到dsp，dsp对采样信号进行算法处理，得到处理结果。dsp芯片将处理后的结果通过usb芯片送到pc，以供迸一步的信号分析、信号显示、存储或者通过internet传输到其他系统。图中jtag为dsp的仿真接口，提供整个系统的仿真调试。

　　根据以上分析，非均匀采样硬件实现主要包括以下几个部分：信号调理电路、非均匀采样脉冲产生电路、采样与数据处理单元及pc接口。

　　信号调理电路的功能主要是把输入信号转换成符合ad模块要求的信号，送往ad模块进行采样。其电路连接如图4所示。

　　非均匀采样脉冲产生电路由可编程逻辑器件（cpld）来实现的。cpld选用xilinx公司xc9500xl系列中的xc95144xl，其工作频率高达177mhz；内含144个宏单元，有3200个门可供用户使用，最大117个可用lo口；3.3v工作电压，可接受5v、3．3v和2.5v电平的信号。

　　在本实现方案中，cpld输入时钟的频率为l00mhz。按照实现非均匀采样的基本原理，需要在cpld内部实现产生一组不同采样频率的电路，实现方法为：（1）在cpld内部实现多个计数器，这些计数器依次对100mhz的输人时钟进行计数，当计数器溢出后，就产生一个脉冲信号；（2）计数器的预设值是一组预先经过选择的确定数值。

　图4 信号调理电路

　　cpld的工作过程为：上电后dsp初始化完成后给cpld一个启动信号，cpld收到启动信号后开始计数，计数到66后发生溢出，然后输出一个脉冲，同时启动下一个计数器，该计数器计数到61后输出一个脉冲到ad，这样的计数器有十个或者更多，当最后一个计数器溢出且输出一个脉冲后同时启动第一个计数器，如此循环，这样cpld就提供给ad一个小于1.5mhz的非均