EDA中的系统总体组装电路的VHDL源程序CNT60.VHD的仿真
发布时间:2008/10/21 0:00:00 访问次数:504
从如图可以看出，cnt60。vhd实现了从0到59的循环计数，每实现一次59到0的计数动作，计数模块输出一个进位信号。当ld端有低电平输入时9说明置数信号（ld）有效，模块将预置数（data）56送入计数结果（num）中去，计数模块从56开始重新计数。
如图 cnt60 vhd模块仿真图
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从如图可以看出，cnt60。vhd实现了从0到59的循环计数，每实现一次59到0的计数动作，计数模块输出一个进位信号。当ld端有低电平输入时9说明置数信号（ld）有效，模块将预置数（data）56送入计数结果（num）中去，计数模块从56开始重新计数。
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