SPI-4接口的时钟方案
发布时间:2008/9/19 0:00:00 访问次数:565
面对当今复杂的fpga设计，时钟是至关重要的，工程的成败往往取决于它。而对于spi-0接口设计来说，由于输入时钟高于311 mhz，并且是双沿采样的，所以时钟设计显得更加重要。对于xilinx virtex-5器件来说，内部提供了全局时钟和区域时钟两大时钟网络，我们分别利用这两大资源来设计spi-4的时钟方案。全局时钟如图1所示，区域时钟如图2所示。其中，rdclk是sink core的输入时钟，sysclk为source core的参考时钟，tsclk为source core的状态信息通道的输入时钟，用户可以根据实际情况来选择。
图1 全局时钟
图2 区域时钟
此外，tdclk由sysclko_gp经过fpga的io模块内的oddr输出。
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面对当今复杂的fpga设计，时钟是至关重要的，工程的成败往往取决于它。而对于spi-0接口设计来说，由于输入时钟高于311 mhz，并且是双沿采样的，所以时钟设计显得更加重要。对于xilinx virtex-5器件来说，内部提供了全局时钟和区域时钟两大时钟网络，我们分别利用这两大资源来设计spi-4的时钟方案。全局时钟如图1所示，区域时钟如图2所示。其中，rdclk是sink core的输入时钟，sysclk为source core的参考时钟，tsclk为source core的状态信息通道的输入时钟，用户可以根据实际情况来选择。
图1 全局时钟
图2 区域时钟
此外，tdclk由sysclko_gp经过fpga的io模块内的oddr输出。
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