sfi-4接口的数据处理分为i/o接口处理和用户fifo两大功能，其中关键的部分是i/o接口处理，它把高速的数据在fpga内部利用了virtex-5器件内部的iserdes、oserdes和iodelay资源进行了串并转换和dpa(动态相位对齐)。下面来介绍各个功能部分的设计原理。

　　(1)收端的rxi/f模块

　　来自i/o引脚的接收端数据一方面在fpga i/0内部通过iserdes进行串并转换，然后把数据速率降低1/4供内部处理；另一方面用移相状态机在iodelay模块上进行移相，多达64级，每级大约15 ps，直到采样时钟的上升沿对准数据有效窗口的中心位置。rxif模块处理后的效果如图1所示。只做位对齐的前提是要求在分配i/o引脚时给sfi－4接口同方向的信号尽可能靠近，数据总线间skew尽可能小，并且pcb布线要等长。

　　图1 rxi/f模块处理后的效果

　　(2) 收端的rx fifo模块

　　使用此fifo的目的是一方面把iserdes输出的共64位数据写入fifo；另一方面用用户时钟读出fifo数据给后端的用户逻辑使用，最终达到隔离区域时钟和用户时钟的目的。fifo的位置如图2所示。

　　图2 fifo的位置

　　(3)发送端的txi/f模块

　　发送端的处理是内部己经处理好的数据经过fpga i/o内部的oserdes进行并串转换输出，如图3所示的oserdes部分。

　　图3 oserdes部分

　　(4) 发送端的tx fifo模块

　　使用此fifo的目与rx fifo功能类似，区别在于读出∏fo的数据通过oserdes进行并转串输出。

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