SFI-4接口的时钟方案
发布时间:2008/9/19 0:00:00 访问次数:614
对于sfi-4接口设计来说，输入时钟频率较高，为622.08 mhz。由于该时钟不是内部fpga能处理的系统频率，所以时钟设计显得更加重要。xilinx virtex-5器件内部提供了高速的i/o时钟和区域时钟网络，io时钟能处理的接口频率高达710 mhz。而普通的全局时钟网络处理频率不超过600 mhz，因此必须利用lo时钟bufio和区域时钟bufr来设计sfi-4接口的时钟方案。接收端的时钟如图所示，发送端的时钟如图2所示，分别对应于rxclocking模块和tx clocking模块。
图 接收端的时钟
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对于sfi-4接口设计来说，输入时钟频率较高，为622.08 mhz。由于该时钟不是内部fpga能处理的系统频率，所以时钟设计显得更加重要。xilinx virtex-5器件内部提供了高速的i/o时钟和区域时钟网络，io时钟能处理的接口频率高达710 mhz。而普通的全局时钟网络处理频率不超过600 mhz，因此必须利用lo时钟bufio和区域时钟bufr来设计sfi-4接口的时钟方案。接收端的时钟如图所示，发送端的时钟如图2所示，分别对应于rxclocking模块和tx clocking模块。
图 接收端的时钟
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