dsp48a的运算部分包括一个18位的预加器，其后是一个18×18的二进制补码乘法器，再后面通过两个48位数据通路多路复用器(x，z)连接二输入的48位加法器／减法器。数据和控制输入端口可直接输入dsp48a的运算单元，也可通过1级或2级流水寄存器输入，该结构有助于实现不同的及高度流水运作的dsp应用。a，b数据输入端口支持1级或2级流水寄存输入，其他数据或控制端口可寄存一次。当使用流水寄存器时，dsp48a的全速率为250 mhz。

　　在最基本的操作模式中，加法器／减法器的输入可来自于上级的多路复用器，进位选择逻辑和乘法器。式(11-3)描述了加法器／减法器的输出。carryin和x的输出｀总是相加，其结果可与z的输出相加或减：

　　adder out (z ± (x + carryin)) (11－3)

　　式(11－4)描述了一种典型的使用乘法器的情况。a和b输入数据相乘，然后结果和c输入相加／减。当使用乘法功能时，加法器／减法器的输入将使用x多路复用器的输出，乘法器36位乘积在输出给乘法器之前将符号扩展为48位：

　　adder out＝c±(a×b＋carryin) (11 －4)

　　式(11－5)描述了b，d输入通过预加器相加减的情况。预加器的结果和a相乘，再与c相加。该方程可有效实现对称型的滤波器：

　　adder out＝c±(a×(d±b)＋carryin) (ii－5)

　　下图为dsp48a的简化形式，8位opmode控制二输入加／减法器的数据来源以及预加器和加法器／减法器的功能。在任何情况下，36位的数据经过多路复用器符号扩展为48位数据输入给后面的加法器／减法器。基于36位操作数和48位累加器输出，保证位(保证不溢出的位数)的位数为12。这样在溢出发生前可进行的乘累加的次数为4 096次，组合opmode，carryinsel和carryin可控制预加器及加法器／减法器的功能。

　　图 dsp48a的简化形式

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