dsp48e的计算部分有一个25×18的二进制补码乘法器，接着是3个48位的数据通路多路复用器(x，y和z)，其后是一个3输入加／减法器或二输入逻辑运算单元。当使用二输入逻辑运算单元时，乘法器不能使用。

　　a和b数据输入可选择是否寄存输入或选择寄存一级或两级，这样有助于构建多种类型，高度流水化的dsp应用，其他数据输入和控制输入端可选择寄存一级输入。当使用流水寄存器时，dsp48e的运行速率可达550 mhz。

　　加法器／减法器／逻辑运算单元的输入由上级多路复用器，进位选择逻辑和乘法器所驱动。方程式(11－1)描述了加法器／减法器的输出。cin及x的输出和y的输出始终相加。设定alumode＝0001可使该和与z的输出相加或相减：

　　adder／sub out＝(z±(x＋y＋cin))或(－z＋(x＋y＋cin)－1) (11－1)

　　一种典型的使用是a，b输入乘后与c输入相加或相减，选择乘法的功能使x，y多路匐甲器的输入驱动后级的加法器碱法器，乘法器产生的两个43位部分积在输入给加法翱诫法器之前符号fe为48位。

　　当不使用第1级的乘法器时，两组48位的输入可实现按位操作的逻辑功能，即and、or、not、nand、nor、xor和xnor。该功能的输入通过x和z多路复用器选择，可以是a∶b、c、p或pcin，而y多路复用器的输出根据逻辑功能的不同圃定选择为全1或全0。

　　加法器／减法器或逻辑运算单元可输出给数值检测器，数值检测器使dsp48e单元支持收敛舍入，计数器自动复位和累加器的溢出／下溢／饱和。和逻辑运算单元联合使用，数值检测器可扩展进行两个48位数据的动态比较，可实现如a∶b nand c＝＝0，或a∶b (bit－wise logic)c＝＝某特定数值的功能。

　　如图所示为dsp48e的功能简化，7位宽的opmode通过控制x、y和z多路复用器来选择加法器／减法器和逻辑运算单元的输入。在所有情况下，乘法器得到的43位部分积通过x和y多路复用器符号扩展为48位输入给加法器／减法器。基于36位操作数和48位累加器输出，“保护位”(即保护不溢出的可用位)的位数是5，这样在溢出前可进行的乘累加(macc)次数为32。为扩展macc操作，需要使用macc-extend特性，该特性允许macc使用两个dsp48e扩展为96位。如果a端口限定为18位(符号扩展为25)，这样有12位的“保护位”给macc，和v4的dsp48单元一样。在执行乘操作时，carryout位无效。组合opmode、alumode、carryinsel和carryin可控制加法器／减法器和逻辑运算单元的功能。

　　图 dsp48e的功能简化

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