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在PC机上运行cadence

发布时间:2008/6/5 0:00:00 访问次数:1366

在pc机上运行cadence需要先运行命令:source filename,此处filename指.cshrc,或其
他具有该文件内容但名字不同的文件,该文件必须有set display 本机ip:0.0;语句,
同时应将其他雷同设置封住.可以先从工作站上下载.cshrc文件,然后用notepad修改
显示设置相,不可用其他编辑器,否则文本文件格式会不一样.记住,必须将显示器设置
为256色.



版图设置: ..../editing technology data for layers->editing layer displayer p8

把display.drf (定义layers在screen 中怎样显示的文件,如颜色,线型等)文件copy
到账号目录下,在lsw窗口下edit 菜单下load display.drf,然后 set valid layers .....,在谈
出窗口选 all valid ....,层次名字在ciw窗口内technology file 菜单下edit layer 中改.同
时,在自己的主目录下应该有一些cadence 的配置文件(在目录cadencex中)

which layoutplus& 命令可以指出版图软件的安装目录

ciw->options->user references 对应 .cdsinit startup file

instdir命令指出cadence 的安装目录, cd cadence安装目录/samples/tutorials/le下的
cell_design拷贝到自己的主目录,即可使用tutorials的帮助例子.cd ~/cell_design ,
playoutplus&

basic库 : ground , power, input &output pins等basic symbols
cdsdeftechlib库 : contains the default technology files
samples库: a collection of gates and cells

在 create new cellview 对话框中,viewname 定义为layout 后,系统会自动选取对应的
工具 virtuso

editing technology data for layers -> editing layer displayer p8

layout 中的一些快捷键

cds.log文件纪录ciw中出现的命令行
工艺库是通过对弈有的ascii文件(techfile.cds)编译后产生二进制文件(文件
名不可改),也可从已有的工艺库中载入 ciw:technology file->new
工艺库与design或cell,view相连(有一项techlibname属性)
ciw:technology file->attach to (attach to desing library ,cell,view)

cdslibeditor 可以察看cds.lib(对应一个design)中有关库文件的分布,命令行
cdslibeditor&.
用unix text editor创建cds.lib:1.打开一个文件叫cds.lib 2. 加入define basic(库名)
$目录名 3. save
hiereditor& 用来察看design 的各模块层次关系(pcb,sch....) expand.cfg
lse:verilog language sensitive editor 用来进行edit及语法查错的工具(verilog
xl的工具之一,simvision是verilog-xl的图形界面)

hdltools->schmetic entry->acess datapath library datablook 罗列了一堆标
准器件的功能(有verilog 描述0.5u 3层布线.与工艺无关的叫datapath,datapath有自
己的schmetic 和symbol,在schmetic设计中add instance 即可用datapath)
hdltools->schmetic entry->checkplus for composer user guide 关于利用
checkplus和maker(标志错误)来检查schmetic 的(ic, fpga, asic)设计规则无效
星.checkplus集成在composer中,可以自己定义规则集(用rule languae)
ciw:tools->checkplus(interactive mode), a sample to test rules:.....
hdltools->schmetic entry->composer:design entry help (详细介绍),启动
composer:
icde&:including schmetic editor,symbol editor, plotting
icds&:plus checkplus, simulation, sythesis
icms&:plus mixed signal functionality including analog artist

library 定义:both a logical collection of cells, views, and technology information
and a physical collection of files and directoris that can reside anything in the file/system
启动 librarymanager : libmanager&


在pc机上运行cadence需要先运行命令:source filename,此处filename指.cshrc,或其
他具有该文件内容但名字不同的文件,该文件必须有set display 本机ip:0.0;语句,
同时应将其他雷同设置封住.可以先从工作站上下载.cshrc文件,然后用notepad修改
显示设置相,不可用其他编辑器,否则文本文件格式会不一样.记住,必须将显示器设置
为256色.



版图设置: ..../editing technology data for layers->editing layer displayer p8

把display.drf (定义layers在screen 中怎样显示的文件,如颜色,线型等)文件copy
到账号目录下,在lsw窗口下edit 菜单下load display.drf,然后 set valid layers .....,在谈
出窗口选 all valid ....,层次名字在ciw窗口内technology file 菜单下edit layer 中改.同
时,在自己的主目录下应该有一些cadence 的配置文件(在目录cadencex中)

which layoutplus& 命令可以指出版图软件的安装目录

ciw->options->user references 对应 .cdsinit startup file

instdir命令指出cadence 的安装目录, cd cadence安装目录/samples/tutorials/le下的
cell_design拷贝到自己的主目录,即可使用tutorials的帮助例子.cd ~/cell_design ,
playoutplus&

basic库 : ground , power, input &output pins等basic symbols
cdsdeftechlib库 : contains the default technology files
samples库: a collection of gates and cells

在 create new cellview 对话框中,viewname 定义为layout 后,系统会自动选取对应的
工具 virtuso

editing technology data for layers -> editing layer displayer p8

layout 中的一些快捷键

cds.log文件纪录ciw中出现的命令行
工艺库是通过对弈有的ascii文件(techfile.cds)编译后产生二进制文件(文件
名不可改),也可从已有的工艺库中载入 ciw:technology file->new
工艺库与design或cell,view相连(有一项techlibname属性)
ciw:technology file->attach to (attach to desing library ,cell,view)

cdslibeditor 可以察看cds.lib(对应一个design)中有关库文件的分布,命令行
cdslibeditor&.
用unix text editor创建cds.lib:1.打开一个文件叫cds.lib 2. 加入define basic(库名)
$目录名 3. save
hiereditor& 用来察看design 的各模块层次关系(pcb,sch....) expand.cfg
lse:verilog language sensitive editor 用来进行edit及语法查错的工具(verilog
xl的工具之一,simvision是verilog-xl的图形界面)

hdltools->schmetic entry->acess datapath library datablook 罗列了一堆标
准器件的功能(有verilog 描述0.5u 3层布线.与工艺无关的叫datapath,datapath有自
己的schmetic 和symbol,在schmetic设计中add instance 即可用datapath)
hdltools->schmetic entry->checkplus for composer user guide 关于利用
checkplus和maker(标志错误)来检查schmetic 的(ic, fpga, asic)设计规则无效
星.checkplus集成在composer中,可以自己定义规则集(用rule languae)
ciw:tools->checkplus(interactive mode), a sample to test rules:.....
hdltools->schmetic entry->composer:design entry help (详细介绍),启动
composer:
icde&:including schmetic editor,symbol editor, plotting
icds&:plus checkplus, simulation, sythesis
icms&:plus mixed signal functionality including analog artist

library 定义:both a logical collection of cells, views, and technology information
and a physical collection of files and directoris that can reside anything in the file/system
启动 librarymanager : libmanager&


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