采用FPGA IP实现DDR的读写控制的设计与验证

摘要：本文采用LATTICEXP系列FPGA结合IP解决DDR RAM的读写控制。并且在硬件上面进行了实际测试。
关键词：嵌入式系统；DDR RAM；FPGA；IP；LattcieXP

前言

随着高速处理器的不断发展，嵌入式系统应用的领域越来越广泛，数字信号处理的规模也越来越大，系统中RAM规模不断增加，比如视频监控、图像数据采集等领域，图像处理的实时性对RAM带宽的要求不断增加，传统的SDRAM在带宽上已经逐渐无法满足应用要求，DDR SDRAM(双倍速率SDRAM)采用在时钟CLK信号的上升和下降沿，双沿做数据传输；比传统的SDRAM只在时钟上升沿传输的方式，传输带宽增加了一倍。DDR RAM已开始广泛应用于嵌入式系统中，正逐步取代传统的SDRAM。

DDR RAM操作速度的提高，对设计者来说，对控制时序的设计有了更高的要求；并且，DDR内存采用的是支持2.5V电压的SSTL-Ⅱ标准，不再是SDRAM使用的3.3V电压的LVTTL标准。在很多的处理器上面并不带有DDR RAM控制器，这对设计者来说，使用DDR RAM难度增加。往往需要在设计中插入控制器实现微处理器或DSP对存储器的控制。

现场可编程门阵列(FPGA)已广泛应用于嵌入式系统中。现在很多FPGA都提供了针对DDR SDRAM的接口特性：其输入输出引脚与SSTL－Ⅱ电气特性兼容，内部提供了DDR触发器、锁相环等硬件资源。使用这些特性，可以比较容易地设计性能可靠的高速DDR RAM控制器。本文针对这一问题，介绍一种采用Lattice FPGA与IP来实现DDR RAM控制和验证的方法。

LatticeXP

LatticeXP器件将非易失的FLASH单元和SRAM技术组合在一起，支持瞬间启动和无限可重构的单芯片解决方案。FLASH单元阵列中保存用户配置文件。上电时，配置文件在1毫秒内从FLASH存储器中被传送到配置SRAM中，完成瞬时上电。

器件内部分为：PIC (可编程的I/O单元)，非易失的FLASH MEMORY，SYSCONFIG配置端口，PFU(可编程功能单元)，PLL(模拟锁相环)，PFF(非RAM/ROM功能可编程逻辑单元)，EBR(嵌入式RAM块)，JTAG口等几部分(见图1)。

图1 LatticeXP内部结构图

DDR